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公開番号2025064359
公報種別公開特許公報(A)
公開日2025-04-17
出願番号2023174049
出願日2023-10-06
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G01R 31/28 20060101AFI20250410BHJP(測定;試験)
要約【課題】端子数を削減しつつ故障診断のためのテストを行うことができる。
【解決手段】半導体装置(10)は、ロジック回路(1)と、入力信号(STIN)が入力可能に構成される第1端子(T11)と、前記ロジック回路から出力される出力信号に基づくデータ出力信号(SCANOUT)が出力可能に構成される第2端子(T13)と、前記入力信号を少なくとも前記ロジック回路に入力させるデータ入力信号(SCANIN)、クロック信号(CLK)、イネーブル信号(SCANEN)に変換するように構成される変換回路(2)と、を備え、前記イネーブル信号は、前記ロジック回路において構成されるシフトレジスタのシフト動作を行うモードと、前記シフト動作により取り込まれたデータをロジック部に入力させた出力結果を保持するラッチ動作と、を切り替えるための信号である。
【選択図】図3
特許請求の範囲【請求項１】
ロジック回路と、
入力信号が入力可能に構成される第１端子と、
前記ロジック回路から出力される出力信号に基づくデータ出力信号が出力可能に構成される第２端子と、
前記入力信号を少なくとも前記ロジック回路に入力させるデータ入力信号、クロック信号、イネーブル信号に変換するように構成される変換回路と、
を備え、
前記イネーブル信号は、前記ロジック回路において構成されるシフトレジスタのシフト動作を行うモードと、前記シフト動作により取り込まれたデータをロジック部に入力させた出力結果を保持するラッチ動作と、を切り替えるための信号である、半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記変換回路は、前記入力信号を前記ロジック回路に入力させるリセット信号に変換する、請求項１に記載の半導体装置。
【請求項３】
テストモード信号が入力可能に構成される第３端子をさらに備え、
前記変換回路は、前記テストモード信号が所定レベルに切り替わった場合、前記入力信号によって特定のデータが入力された場合に、スキャンテストモードを示すスキャンモード信号を前記ロジック回路に出力する、請求項１に記載の半導体装置。
【請求項４】
テストモード信号が入力可能に構成される第３端子をさらに備え、
前記変換回路は、前記テストモード信号を直接、スキャンモード信号として前記前記ロジック回路に出力する、請求項１に記載の半導体装置。
【請求項５】
前記第１端子に接続され、電圧信号としての前記入力信号が入力されるように構成されるバッファと、
前記データ出力信号に基づく信号が制御端に入力されるスイッチトランジスタと、
を備え、
前記スイッチトランジスタのオンオフに応じて前記第１端子に流れる電流信号がオンオフされる、請求項１に記載の半導体装置。
【請求項６】
前記第１端子および前記変換回路がそれぞれ複数設けられ、
前記変換回路のそれぞれに対応して前記ロジック回路において複数の回路が設けられ、
前記複数の回路にそれぞれ、前記データ入力信号、前記クロック信号、および前記イネーブル信号が入力され、
前記複数の回路のそれぞれから出力される出力信号に基づいて前記データ出力信号を生成するように構成される論理回路を備える、請求項１に記載の半導体装置。
【請求項７】
１つの前記変換回路に対応して前記ロジック回路において第１回路が設けられ、
前記第１回路に前記データ入力信号、前記クロック信号、および前記イネーブル信号が入力され、
前記ロジック回路において、第２回路が少なくとも１つ設けられ、
前記第２回路に前記クロック信号および前記イネーブル信号が入力され、
前記第２回路に対応して、第２入力信号に基づいて第２データ入力信号を生成するように構成されるデータ入力信号生成部が設けられ、
前記第１回路および前記第２回路のそれぞれから出力される出力信号に基づいて前記データ出力信号を生成するように構成される論理回路を備える、請求項１に記載の半導体装置。
【請求項８】
前記変換回路は、前記入力信号がローレベルに立ち下がったときに前記クロック信号をハイレベルに立ち上げ、その後、第１遅延時間だけ遅延したタイミングで前記クロックをローレベルに立ち下げるように構成される第１遅延部を有する、請求項１に記載の半導体装置。
【請求項９】
前記変換回路は、前記クロック信号がローレベルに立ち下がったときに前記入力信号を取り込んで前記データ入力信号を出力するように構成される第１フリップフロップを有する、請求項８に記載の半導体装置。
【請求項１０】
前記変換回路は、
前記第１遅延部の出力が入力されるように構成される第２遅延部と、
前記第２遅延部の出力が入力されるクロック端子と、前記入力信号が入力されるＤ端子と、を含み、リセット信号を前記ロジック回路に出力するように構成される第２フリップフロップと、
を有する、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来、ロジック回路の故障有無を判定するためにスキャンテストを行う半導体集積回路が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１６５７８０号公報
【０００４】
［概要］
上記のようなスキャンテストを行う半導体装置では、端子数（ピン数）を削減することが要望される。
【０００５】
上記状況に鑑み、本開示は、端子数を削減しつつ故障診断のためのテストを行うことができる半導体装置を提供することを目的とする。
【０００６】
本開示の一態様に係る半導体装置は、
ロジック回路と、
入力信号が入力可能に構成される第１端子と、
前記ロジック回路から出力される出力信号に基づくデータ出力信号が出力可能に構成される第２端子と、
前記入力信号を少なくとも前記ロジック回路に入力させるデータ入力信号、クロック信号、イネーブル信号に変換するように構成される変換回路と、
を備え、
前記イネーブル信号は、前記ロジック回路において構成されるシフトレジスタのシフト動作を行うモードと、前記シフト動作により取り込まれたデータをロジック部に入力させた出力結果を保持するラッチ動作と、を切り替えるための信号である構成としている。
【図面の簡単な説明】
【０００７】
図１は、比較例に係る半導体装置の構成を示す図である。
図２は、ロジック回路の構成例を示す図である。
図３は、本開示の実施形態に係る半導体装置の構成を示す図である。
図４は、変換回路における入力信号ＳＴＩＮをデータ入力信号ＳＣＡＮＩＮ、リセット信号ＲＳＢ、およびクロック信号ＣＬＫに変換するための回路構成例を示す図である。
図５は、遅延回路の構成を示す図である。
図６Ａは、データ“０”のデータ入力信号ＳＣＡＮＩＮを生成する場合の波形例を示す図である。
図６Ｂは、データ“１”のデータ入力信号ＳＣＡＮＩＮを生成する場合の波形例を示す図である。
図６Ｃは、リセットする場合の波形例を示す図である。
図７は、変換回路における入力信号ＳＴＩＮをスキャンイネーブル信号ＳＣＡＮＥＮに変換するための回路構成例を示す図である。
図８は、スキャンイネーブル信号を生成する動作例を示す図である。
図９は、本開示の実施形態に係る半導体装置におけるスキャンテストの例を示すタイミングチャートである。
図１０は、入出力の共通化の構成例を示す図である。
図１１は、電圧信号ＳＴＩＮ（Ｖ）と電流信号ＳＴＩＮ（Ｉ）を含めた波形例を示すタイミングチャートである。
図１２は、本開示の第１変形例に係る半導体装置の構成例を示す図である。
図１３は、本開示の第２変形例に係る半導体装置の構成例を示す図である。
【０００８】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【０００９】
＜比較例＞
ここで、本開示の実施形態について説明する前に、対比のための比較例について述べる。図１は、比較例に係る半導体装置１００の構成を示す図である。半導体装置１００は、ロジック回路１を集積化して備える。半導体装置１００は、外部との電気的接続を確立するための外部端子として、端子Ｔ１～Ｔ６を備える。
【００１０】
端子Ｔ１には、リセット信号ＲＳＢが入力可能である。端子Ｔ２には、クロック信号ＣＬＫが入力可能である。端子Ｔ３には、スキャンイネーブル信号ＳＣＡＮＥＮが入力可能である。端子Ｔ４には、データ入力信号ＳＣＡＮＩＮが入力可能である。端子Ｔ５には、スキャンモード信号ＳＣＡＮＭＯＤＥが入力可能である。端子Ｔ６からは、データ出力信号ＳＣＡＮＯＵＴが出力可能である。
（【００１１】以降は省略されています）

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