特許ウォッチ

公開番号2025066922
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2023176504
出願日2023-10-12
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 84/80 20250101AFI20250417BHJP()
要約【課題】主面に高低差を有する半導体装置であって、主面側の各コンタクト部においてコンタクト不良が発生することを防止できる半導体装置を提供する。
【解決手段】
チップ2の第1主面3に形成された第1素子20を含む第1領域6と、第1主面3に形成された第2領域7と、第1主面3を被覆する層間絶縁層12と、層間絶縁層12に埋設された第1コンタクト38,41および第2コンタクト126,223とを含み、第1主面3は、第1領域6において第2領域7よりも選択的に低く形成されており、第1コンタクト構造は、トレンチ61,71と、トレンチ61,71に埋設され、第1コンタクト38,41が接続された導電性の埋設体63,73とを有するトレンチコンタクト構造を含み、平面視において、第1コンタクト38,41は、第2コンタクト126,223よりも長い形状を有している、半導体装置1を提供する。
【選択図】図10
特許請求の範囲【請求項１】
第１主面およびその反対側の第２主面を有するチップと、
前記第１主面に形成された第１素子を含む第１領域であって、第１コンタクト構造を有する第１領域と、
前記第１主面に形成され、第２コンタクト構造を有する第２領域と、
前記第１主面を被覆する層間絶縁層と、
前記層間絶縁層に埋設された第１コンタクトおよび第２コンタクトであって、前記第１コンタクト構造に電気的に接続された第１コンタクト、および前記第２コンタクト構造に電気的に接続された第２コンタクトとを含み、
前記第１主面は、前記第１領域において前記第２領域よりも前記第２主面側に選択的に低く形成されており、
前記第１コンタクト構造は、トレンチと、前記トレンチに埋設され、前記第１コンタクトが接続された導電性の埋設体とを有するトレンチコンタクト構造を含み、
平面視において、前記第１コンタクトは、前記第２コンタクトよりも長い形状を有している、半導体装置。
続きを表示（約 1,600 文字）【請求項２】
前記トレンチコンタクト構造は、前記第１領域を外側から絶縁分離するトレンチ分離構造を含み、
前記トレンチ分離構造は、前記トレンチにより形成された分離トレンチと、前記分離トレンチに埋設された前記埋設体により形成された分離電極とを含み、
前記第１コンタクトは、前記分離電極に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記トレンチコンタクト構造は、前記第１素子の一部を構成するトレンチゲート構造を含み、
前記トレンチゲート構造は、前記トレンチにより形成されたゲートトレンチと、前記ゲートトレンチに埋設された前記埋設体により形成されたゲート埋設体とを含み、
前記第１コンタクトは、前記ゲート埋設体に接続されている、請求項１に記載の半導体装置。
【請求項４】
前記トレンチゲート構造は、前記ゲート埋設体が前記ゲートトレンチにおいて上下方向に上電極および下電極に分離配置されて形成されたマルチ電極構造を有し、
前記第１コンタクトは、前記上電極に電気的に接続されている、請求項３に記載の半導体装置。
【請求項５】
前記上電極は、前記第１素子の電流のオンオフを制御するゲート電極を含む、請求項４に記載の半導体装置。
【請求項６】
前記ゲートトレンチにおいて前記上電極の上方には、前記ゲートトレンチの壁面および前記上電極により区画されたリセス空間が形成されている、請求項４に記載の半導体装置。
【請求項７】
前記トレンチゲート構造は、前記ゲート埋設体が前記ゲートトレンチにおいて上下方向に上電極および下電極に分離配置されて形成されたマルチ電極構造を有し、
前記第１コンタクトは、前記下電極に電気的に接続されている、請求項３に記載の半導体装置。
【請求項８】
前記トレンチコンタクト構造は、前記トレンチゲート構造の長さ方向における端部に形成され、前記ゲートトレンチに連通する接続トレンチ、および前記接続トレンチに埋設され、前記第１主面から前記上電極の側方を通って延び、前記下電極に接続された接続電極を含むトレンチ接続構造を含み、
前記第１コンタクトは、前記接続電極に接続され、前記接続電極を介して前記下電極に電気的に接続されている、請求項７に記載の半導体装置。
【請求項９】
複数の前記トレンチコンタクト構造が第１方向に隣り合って形成されており、
前記第１コンタクト構造は、隣り合う前記トレンチコンタクト構造で挟まれた前記チップの一部からなるメサコンタクト構造をさらに含み、
前記第１コンタクトは、前記メサコンタクト構造に接続されている、請求項１に記載の半導体装置。
【請求項１０】
前記複数のトレンチコンタクト構造は、
前記第１領域を外側から絶縁分離するトレンチ分離構造であって、前記トレンチにより形成された分離トレンチと、前記分離トレンチに埋設された前記埋設体により形成された分離電極とを含むトレンチ分離構造と、
前記第１素子の一部を構成するトレンチゲート構造であって、前記トレンチゲート構造は、前記トレンチにより形成されたゲートトレンチと、前記ゲートトレンチに埋設された前記埋設体により形成されたゲート埋設体とを含むトレンチゲート構造とを含み、
前記メサコンタクト構造は、前記トレンチ分離構造と前記トレンチゲート構造との間に挟まれた分離側メサコンタクト構造を含み、
前記分離電極、前記ゲート埋設体および前記分離側メサコンタクト構造のそれぞれに前記第１コンタクトが接続されている、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
たとえば、特許文献１は、半導体層と、電気的に独立した複数の制御信号が個別的に入力されるように半導体層に電気的に独立して形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗とは異なるように個別的にオンオフ制御される絶縁ゲート型の複数のトランジスタとを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－９７６４９号公報［概要］本開示の一実施形態は、主面に高低差を有する半導体装置であって、主面側の各コンタクト部においてコンタクト不良が発生することを防止できる半導体装置を提供する。
【０００４】
本開示の一実施形態に係る半導体装置は、第１主面およびその反対側の第２主面を有するチップと、前記第１主面に形成された第１素子を含む第１領域であって、第１コンタクト構造を有する第１領域と、前記第１主面に形成され、第２コンタクト構造を有する第２領域と、前記第１主面を被覆する層間絶縁層と、前記層間絶縁層に埋設された第１コンタクトおよび第２コンタクトであって、前記第１コンタクト構造に電気的に接続された第１コンタクト、および前記第２コンタクト構造に電気的に接続された第２コンタクトとを含み、前記第１主面は、前記第１領域において前記第２領域よりも前記第２主面側に選択的に低く形成されており、前記第１コンタクト構造は、トレンチと、前記トレンチに埋設され、前記第１コンタクトが接続された導電性の埋設体とを有するトレンチコンタクト構造を含み、平面視において、前記第１コンタクトは、前記第２コンタクトよりも長い形状を有している。
【図面の簡単な説明】
【０００５】
図１は、本開示の一実施形態に係る半導体装置を示す模式的な平面図である。
図２は、図１に示すＩＩ-ＩＩ線に沿う断面図である。
図３は、図１に示す半導体装置の電気的構成を示す概略回路図である。
図４は、出力トランジスタの構成を示す概略回路図である。
図５は、図１に示す出力領域を示す平面図である。
図６は、図５に示す出力領域の要部を示す拡大平面図である。
図７は、図５に示す出力領域の要部を示す拡大平面図である。
図８は、図５に示す出力領域の要部を示す拡大平面図である。
図９は、図５に示す出力領域の更なる要部を示す拡大平面図である。
図１０は、図６に示す出力領域の要部を示す拡大斜視図である。
図１１は、図６に示すＸＩ-ＸＩ線に沿う断面図である。
図１２は、図６に示すＸＩＩ-ＸＩＩ線に沿う断面図である。
図１３は、図６に示すＸＩＩＩ-ＸＩＩＩ線に沿う断面図である。
図１４は、図６に示すＸＩＶ-ＸＩＶ線に沿う断面図である。
図１５は、図６に示すＸＶ-ＸＶ線に沿う断面図である。
図１６Ａは、前記半導体装置の製造工程の一部を説明するための図である。
図１６Ｂは、図１６Ａの後の工程を示す図である。
図１６Ｃは、図１６Ｂの後の工程を示す図である。
図１６Ｄは、図１６Ｃの後の工程を示す図である。
図１６Ｅは、図１６Ｄの後の工程を示す図である。
図１６Ｆは、図１６Ｅの後の工程を示す図である。
図１６Ｇは、図１６Ｆの後の工程を示す図である。
図１６Ｈは、図１６Ｇの後の工程を示す図である。
図１６Ｉは、図１６Ｈの後の工程を示す図である。
図１７は、図１に示すロジック回路領域を示す平面図である。
図１８は、図１７のロジック回路領域の模式的な断面図である。
図１９は、図１８の領域ＸＩＸの拡大図である。
図２０は、図１に示す増幅回路領域を示す平面図である。
図２１は、図２０に示すＸＸＩ-ＸＸＩ線に沿う断面図である。
図２２は、図２０に示すＸＸＩＩ-ＸＸＩＩ線に沿う断面図である。
図２３は、図２１の領域ＸＸＩＩＩの拡大図である。
図２４は、図１の出力領域および制御領域の第１主面の高低差を説明するための図である。
図２５は、エッチングレートとコンタクト深さとの関係をコンタクトの大きさごとに示す図である。
【０００６】
［詳細な説明］
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【０００７】
比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
【０００８】
図１は、本開示の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すＩＩ-ＩＩ線に沿う断面図である。図１および図２を参照して、半導体装置１は、直方体形状に形成されたチップ２を含む。チップ２は、この形態（this embodiment）では、Ｓｉ単結晶を含むＳｉチップである。
【０００９】
チップ２は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップからなっていてもよい。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップよりも大きいバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。たとえば、チップ２は、ＳｉＣ単結晶を含むＳｉＣチップであってもよい。
【００１０】
チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。
（【００１１】以降は省略されています）

関連特許