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公開番号2025025244
公報種別公開特許公報(A)
公開日2025-02-21
出願番号2023129839
出願日2023-08-09
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H03M 1/08 20060101AFI20250214BHJP(基本電子回路)
要約【課題】誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、第1容量素子と、サンプリング時に、第1入力電圧に対応する第1電圧を生成して第1容量素子の一端に印加し、ホールド時に、生成した第1電圧を保持しつつ第1容量素子の一端に印加する信号キャンセル回路と、サンプリング時に、第1入力電圧をサンプリングし、ホールド時に、サンプリングした第1入力電圧に対応する第2電圧を保持しつつ第1容量素子の他端に印加するサンプリング回路と、ホールド時に、第1容量素子の他端の電圧に応じた出力信号を生成し、且つ、フィードバック信号を第1容量素子の一端に印加する、ネガティブフィードバック回路と、入力電圧のAD変換を行うADコンバータと、ネガティブフィードバック回路の出力信号とADコンバータの出力信号との加減算を行う加減算回路と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１容量素子と、
サンプリングモードにおいて、第１入力電圧に対応する第１電圧を生成して前記第１容量素子の一端に印加し、サンプリングモード後のホールドモードにおいて、生成した前記第１電圧を保持しつつ前記第１容量素子の一端に印加する信号キャンセル回路と、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧に対応する第２電圧を保持しつつ前記第１容量素子の他端に印加するサンプリング回路と、
ホールドモードにおいて、前記第１容量素子の他端の電圧に応じた出力信号を生成するとともに、当該出力信号に対応するフィードバック信号を前記第１容量素子の一端に印加する、ネガティブフィードバック回路と、
前記第１入力電圧に対してＡＤ変換を行う第１ＡＤコンバータと、
前記ネガティブフィードバック回路の出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する加減算回路と、
を備えた、半導体装置。
続きを表示（約 2,200 文字）【請求項２】
前記サンプリング回路は、
一端が前記第１容量素子の他端に接続された第２容量素子と、
サンプリングモードにおいて、前記第１入力電圧を前記第２容量素子の他端に印加し、ホールドモードにおいて、前記第１入力電圧を前記第２容量素子において保持させる、第１スイッチと、
ホールドモードにおいて、前記第２容量素子の他端の電圧を基準電圧に遷移させることにより、前記第２容量素子の一端の電圧を前記第２電圧に遷移させる、第２スイッチと、
を有する、
請求項１に記載の半導体装置。
【請求項３】
前記信号キャンセル回路は、
前記第１入力電圧を反転させた電圧を生成する第１反転回路と、
サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧を保持しつつデジタル信号に変換するサブＡＤコンバータと、
前記サブＡＤコンバータの出力信号を反転させて出力する第２反転回路と、
前記第２反転回路の出力信号をアナログ電圧に変換するサブＤＡコンバータと、
サンプリングモードでは、前記第１反転回路によって生成された電圧を選択して前記第１電圧として出力し、ホールドモードでは、前記サブＡＤコンバータから出力されたアナログ電圧を選択して前記第１電圧として出力する、選択回路と、
を備えた、
請求項２に記載の半導体装置。
【請求項４】
前記第１ＡＤコンバータは、前記サブＡＤコンバータによって構成されている、
請求項３に記載の半導体装置。
【請求項５】
前記サブＤＡコンバータは、
複数のサブ容量素子と、
前記複数のサブ容量素子のそれぞれに対応して設けられた複数のサブスイッチと、
を有し、
前記複数のサブ容量素子は、前記第１容量素子としても用いられる、
請求項３に記載の半導体装置。
【請求項６】
前記信号キャンセル回路は、サンプリングモードを構成する第１サンプリングモード及び第２サンプリングモードのうち第１サンプリングモードでは、コモン電圧又はその反転電圧を前記第１電圧として前記第１容量素子の一端に印加し、第２サンプリングモードでは、前記第１入力電圧を反転させた電圧を前記第１電圧として前記第１容量素子の一端に印加するように構成され、
前記サンプリング回路は、第１サンプリングモードでは、前記コモン電圧を前記第２容量素子の他端に印加し、第２サンプリングモードでは、前記第１入力電圧を前記第２容量素子の他端に印加するように構成される、
請求項２に記載の半導体装置。
【請求項７】
前記信号キャンセル回路は、前記第１容量素子及び前記第２容量素子のそれぞれの容量値に応じた振幅の前記第１電圧、を生成する、
請求項２に記載の半導体装置。
【請求項８】
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力するＤＡコンバータと、
を備え、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項２に記載の半導体装置。
【請求項９】
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧が一方の入力端子に供給され、且つ、基準電圧が他方の入力端子に供給された、コンパレータと、
前記コンパレータの比較結果に応じたデジタルの出力信号を生成する逐次比較レジスタ回路と、
を備え、
前記ネガティブフィードバック回路は、前記サブＤＡコンバータを用いて、前記逐次比較レジスタ回路によって生成された出力信号をアナログ電圧に変換して前記フィードバック信号として出力し、
前記加減算回路は、前記逐次比較レジスタ回路によって生成された出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項３に記載の半導体装置。
【請求項１０】
前記ネガティブフィードバック回路の出力信号に対してＡＤ変換を行う第２ＡＤコンバータをさらに備え、
前記ネガティブフィードバック回路は、
前記第１容量素子の他端の電圧と基準電圧との電位差に応じた出力信号及びそれに対応する前記フィードバック信号を生成するオペアンプを備え、
前記加減算回路は、前記第２ＡＤコンバータの出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する、
請求項２に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関し、例えば、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１には、誘電緩和現象によって生じるＡＤ変換の誤差を抑制する、電荷再分配式の逐次比較型のＡＤ変換回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１０７９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された電荷再分配式の逐次比較型のＡＤ変換回路に限られず、サンプリング用の容量素子とＤＡ変換用の容量素子とが分離したＡＤ変換回路、及び、トッププレートサンプリング型のＡＤ変換回路などにも、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが求められている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本開示の一態様にかかる半導体装置は、第１容量素子と、サンプリングモードにおいて、第１入力電圧に対応する第１電圧を生成して前記第１容量素子の一端に印加し、サンプリングモード後のホールドモードにおいて、生成した前記第１電圧を保持しつつ前記第１容量素子の一端に印加する信号キャンセル回路と、サンプリングモードにおいて、前記第１入力電圧をサンプリングし、ホールドモードにおいて、サンプリングした前記第１入力電圧に対応する第２電圧を保持しつつ前記第１容量素子の他端に印加するサンプリング回路と、ホールドモードにおいて、前記第１容量素子の他端の電圧に応じた出力信号を生成するとともに、当該出力信号に対応するフィードバック信号を前記第１容量素子の一端に印加する、ネガティブフィードバック回路と、前記第１入力電圧に対してＡＤ変換を行う第１ＡＤコンバータと、前記ネガティブフィードバック回路の出力信号と、前記第１ＡＤコンバータの出力信号と、の加減算を行って、その結果を出力する加減算回路と、を備える。
【発明の効果】
【０００７】
本開示は、誘電緩和現象によって生じる誤差を抑制して、精度良く動作することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、実施の形態１に係る半導体装置の構成例を示す回路図である。
図２は、図１に示す半導体装置の動作を示すタイミングチャートである。
図３は、実施の形態１に係る半導体装置の第１変形例を示す回路図である。
図４は、図３に示す半導体装置の具体例を示す回路図である。
図５は、実施の形態１に係る半導体装置の第２変形例を示す回路図である。
図６は、図５に示す半導体装置の動作を示すタイミングチャートである。
図７は、実施の形態１に係る半導体装置の第３変形例を示す回路図である。
図８は、実施の形態２に係る半導体装置の構成例を示す回路図である。
図９は、図８に示す半導体装置の動作を示すタイミングチャートである。
図１０は、実施の形態２に係る半導体装置の第１変形例を示す回路図である。
図１１は、図１０に示す半導体装置の具体例を示す回路図である。
図１２は、実施の形態２に係る半導体装置の第２変形例を示す回路図である。
図１３は、図１２に示す半導体装置の動作を示すタイミングチャートである。
図１４は、実施の形態３に係る半導体装置の構成例を示す回路図である。
図１５は、図１４に示す半導体装置の動作を示すタイミングチャートである。
図１６は、実施の形態３に係る半導体装置の第１変形例を示す回路図である。
図１７は、事前検討された半導体装置の第１の構成例を示す回路図である。
図１８は、図１７に示す半導体装置の動作を示すタイミングチャートである。
図１９は、誘電緩和現象を持つ容量素子Ｃｓの等価回路を示す図である。
図２０は、事前検討された半導体装置の第２の構成例を示す回路図である。
図２１は、図２０に示す半導体装置の動作を示すタイミングチャートである。
図２２は、事前検討された半導体装置の第３の構成例を示す回路図である。
図２３は、図２２に示す半導体装置の動作を示すタイミングチャートである。
図２４は、事前検討された半導体装置の第４の構成例を示す回路図である。
図２５は、図２４に示す半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。ただし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
（【００１１】以降は省略されています）

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