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公開番号2024130280
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023039917
出願日2023-03-14
発明の名称オペアンプ回路
出願人ローム株式会社
代理人個人,個人
主分類H03F 3/45 20060101AFI20240920BHJP(基本電子回路)
要約【課題】回路電流の増大を抑えつつ、安定性を改善したオペアンプを提供する。
【解決手段】出力段130には、容量性の負荷CLが接続される。レプリカ140は、出力段130と同じ入力信号V_Gによって制御されるが、負荷CLとは接続されない。フィードバック回路150は、出力段130から出力される本出力信号V_OUTとレプリカ140から出力されるダミー出力信号V_DUMMYとを受け、それらの誤差に応じたフィードバック信号V_FBを利得段120に供給する。
【選択図】図1
特許請求の範囲【請求項１】
差動入力段と、
利得段と、
負荷と接続されるべき出力段と、
前記負荷と接続されない前記出力段のレプリカと、
前記出力段から出力される本出力信号と前記レプリカから出力されるダミー出力信号とを受け、それらの誤差に応じたフィードバック信号を前記利得段に供給するフィードバック回路と、
を備える、オペアンプ回路。
続きを表示（約 580 文字）【請求項２】
前記利得段は、折り返しカスコード回路であり、前記フィードバック信号は、前記利得段のバイアス電圧として供給される、請求項１に記載のオペアンプ回路。
【請求項３】
前記出力段は、第１ハイサイドトランジスタおよび第１ローサイドトランジスタを含むＡＢ級であり、
前記レプリカは、ゲートが前記第１ハイサイドトランジスタのゲートと接続された第２ハイサイドトランジスタと、ゲートが前記第１ローサイドトランジスタのゲートと接続された第２ローサイドトランジスタと、を含む、請求項１または２に記載のオペアンプ回路。
【請求項４】
前記出力段と前記レプリカは、同一の静的利得を有する、請求項１または２に記載のオペアンプ回路。
【請求項５】
前記出力段と前記レプリカは、対応するトランジスタ同士が同一サイズを有する、請求項１または２に記載のオペアンプ回路。
【請求項６】
前記フィードバック回路は、
前記本出力信号の低周波成分を除去する第１ハイパスフィルタと、
前記ダミー出力信号の低周波成分を除去する第２ハイパスフィルタと、
前記第１ハイパスフィルタの出力と前記第２ハイパスフィルタの出力を受ける差動アンプと、
を含む、請求項１または２に記載のオペアンプ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、オペアンプ回路に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
２つの入力電圧の差を増幅するために、オペアンプ（差動増幅器）が利用される。オペアンプの安定性を表す指標として、ゲイン余裕と位相余裕がある。
【０００３】
一般的なオペアンプの構成では、出力負荷容量が大きくなるにつれて位相余裕が低下し、発振安定性が低下する。具体的な負荷容量が１０００ｐＦを超えると、位相余裕は３０°を下回る場合が多い。
【先行技術文献】
【特許文献】
【０００４】
特許第７００１４６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、回路電流の増大を抑えつつ、安定性を改善したオペアンプの提供にある。
【課題を解決するための手段】
【０００６】
本開示のある態様はオペアンプ回路に関する。オペアンプ回路は、差動入力段と、利得段と、負荷と接続されるべき出力段と、負荷と接続されない出力段のレプリカと、出力段から出力される本出力信号とレプリカから出力されるダミー出力信号とを受け、それらの誤差に応じたフィードバック信号を利得段に供給するフィードバック回路と、を備える。
【０００７】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００８】
本開示のある態様によれば、回路電流の増大を抑えつつ、安定性を改善できる。
【図面の簡単な説明】
【０００９】
図１は、実施形態に係るオペアンプのブロック図である。
図２は、オペアンプ回路の位相余裕を示す図である。
図３は、オペアンプ回路のゲイン特性を示す図である。
図４は、実施形態に係るオペアンプ回路の回路図である。
図５は、図４のオペアンプ回路の一実施例を示す回路図である。
図６は、図４のオペアンプ回路の一実施例を示す回路図である。
図７は、図４のオペアンプ回路の一実施例を示す回路図である。
図８は、図４のオペアンプ回路の一実施例を示す回路図である。
図９は、変形例１に係るオペアンプ回路の回路図である。
図１０は、変形例２に係るオペアンプ回路の回路図である。
図１１は、変形例３に係るオペアンプ回路の回路図である。
図１２は、変形例４に係るオペアンプ回路の回路図である。
図１３は、変形例５に係るオペアンプ回路の回路図である。
図１４は、変形例６に係るオペアンプ回路の回路図である。
【発明を実施するための形態】
【００１０】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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