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公開番号2025002443
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023102628
出願日2023-06-22
発明の名称半導体回路、メモリシステム、及び情報処理装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10D 1/20 20250101AFI20241226BHJP()
要約【課題】回路の実装面積を抑制する。
【解決手段】実施形態に係る半導体回路は、半導体基板と、直列に接続された第1誘導素子と第2誘導素子とを含む第1Tコイルと、直列に接続された第3誘導素子と第4誘導素子とを含む第2Tコイルと、を含む。第1Tコイル及び第2Tコイルは、半導体基板から離間して設けられる。第1Tコイルの一部は、半導体基板の面からの鉛直方向における第1位置に設けられる。第2Tコイルの一部は、面からの鉛直方向における第2位置で鉛直方向に見て第1Tコイルの一部と重なるように設けられる。鉛直方向において、半導体基板から第1位置までの第1距離と半導体基板から第2位置までの第2距離とは異なる。第1Tコイルには差動信号の第1の極性を有する第1信号が印加されるように構成される。第2Tコイルには差動信号の第1の極性とは異なる第2の極性を有する第2信号が印加されるように構成される。
【選択図】図6
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板から離間して設けられ、直列に接続された第１誘導素子と第２誘導素子とを含む第１Ｔコイルと、
前記半導体基板から離間して設けられ、直列に接続された第３誘導素子と第４誘導素子とを含む第２Ｔコイルと、
を備え、
前記第１Ｔコイルの一部は、前記半導体基板の面からの鉛直方向における第１位置に設けられ、
前記第２Ｔコイルの一部は、前記面からの鉛直方向における第２位置で前記鉛直方向に見て前記第１Ｔコイルの一部と重なるように設けられ、
前記鉛直方向において、前記半導体基板から前記第１位置までの第１距離と前記半導体基板から前記第２位置までの第２距離とは異なり、
前記第１Ｔコイルには差動信号の第１の極性を有する第１信号が印加されるように構成され、
前記第２Ｔコイルには前記差動信号の前記第１の極性とは異なる第２の極性を有する第２信号が印加されるように構成される、半導体回路。
続きを表示（約 4,200 文字）【請求項２】
前記第１Ｔコイルと前記第２Ｔコイルとのそれぞれは、四角環状又は八角環状の形状を有する、請求項１に記載の半導体回路。
【請求項３】
前記第１Ｔコイルに流れる前記第１信号の電流の向きと、
前記第２Ｔコイルに流れる前記第２信号の電流の向きとは、
前記鉛直方向において互いに重なる前記第１Ｔコイルの一部と前記第２Ｔコイルの一部とにおいて揃っている、請求項１に記載の半導体回路。
【請求項４】
前記半導体基板の前記面と、第１方向及び前記第１方向と交差する第２方向で定められる平面とは、平行であり、
前記第１Ｔコイルは、
一端と他端とを有し、前記第１方向に延伸する第１部分と、
前記第１部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸する第２部分と、
前記第２部分の前記他端と接続される一端と、他端とを有し、前記第１方向に延伸する第３部分と、
前記第３部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸し、かつ前記第１部分に接しないように設けられる第４部分と、
前記第４部分の前記他端と接続される一端と、他端とを有し、前記第１部分と並行に前記第１方向に延伸し、かつ前記第２部分に接しないように設けられる第５部分と、
前記第５部分の前記他端と電気的に接続される一端と、他端とを有し、前記第１方向に延伸し、かつ前記第２部分とは異なる位置に設けられる第６部分と、
前記第６部分の前記他端と電気的に接続される一端と、他端とを有し、前記第２部分と並行に前記第２方向に延伸する第７部分と、
前記第７部分の前記他端と接続される一端と、他端とを有し、前記第３部分と並行に前記第１方向に延伸する第８部分と、
前記第８部分の前記他端と接続される一端と、他端とを有し、前記第４部分と並行に前記第２方向に延伸し、かつ前記第１部分に接しないように設けられる第９部分と、
前記第９部分の前記他端と接続される一端と、他端とを有し、前記第１部分と並行に前記第１方向に延伸し、かつ前記第４部分に接しないように設けられる第１０部分と、
を含む、
請求項１に記載の半導体回路。
【請求項５】
前記第２Ｔコイルは、
一端と他端とを有し、前記第１方向に延伸する第１１部分と、
前記第１１部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸する第１２部分と、
前記第１２部分の前記他端と接続される一端と、他端とを有し、前記第１方向に延伸する第１３部分と、
前記第１３部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸し、かつ前記第１１部分に接しないように設けられる第１４部分と、
前記第１４部分の前記他端と接続される一端と、他端とを有し、前記第１１部分と並行に前記第１方向に延伸し、かつ前記第１２部分に接しないように設けられる第１５部分と、
前記第１５部分の前記他端と電気的に接続される一端と、他端とを有し、前記第１方向に延伸し、かつ前記第１２部分とは異なる位置に設けられる第１６部分と、
前記第１６部分の前記他端と電気的に接続される一端と、他端とを有し、前記第１２部分と並行に前記第２方向に延伸する第１７部分と、
前記第１７部分の前記他端と接続される一端と、他端とを有し、前記第１３部分と並行に前記第１方向に延伸する第１８部分と、
前記第１８部分の前記他端と接続される一端と、他端とを有し、前記第１４部分と並行に前記第２方向に延伸し、かつ前記第１１部分に接しないように設けられる第１９部分と、
前記第１９部分の前記他端と接続される一端と、他端とを有し、前記第１１部分と並行に前記第１方向に延伸し、かつ前記第１４部分に接しないように設けられる第２０部分と、
を含む、請求項４に記載の半導体回路。
【請求項６】
前記半導体基板の前記面と、第１方向及び前記第１方向と交差する第２方向で定められる平面とは、平行であり、
前記第１方向及び前記第２方向で定められる前記平面に含まれ、かつ前記第１方向及び前記第２方向とは異なる方向を第３方向とし、
前記第１方向及び前記第２方向で定められる前記平面に含まれ、かつ前記第１方向、前記第２方向、及び前記第３方向とは異なる方向を第４方向とするとき、
前記第１Ｔコイルは、
一端と他端とを有し、前記第１方向に延伸する第１部分と、
前記第１部分の前記他端と接続される一端と、他端とを有し、前記第３方向に延伸する第２部分と、
前記第２部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸する第３部分と、
前記第３部分の前記他端と接続される一端と、他端とを有し、前記第４方向に延伸する第４部分と、
前記第４部分の前記他端と接続される一端と、他端とを有し、前記第１方向に延伸する第５部分と、
前記第５部分の前記他端と接続される一端と、他端とを有し、前記第３方向に延伸する第６部分と、
前記第６部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸する第７部分と、
前記第７部分の前記他端と接続される一端と、他端とを有し、前記第４方向に延伸し、かつ前記第１部分に接しないように設けられる第８部分と、
前記第８部分の前記他端と接続される一端と、他端とを有し、前記第１部分と並行に前記第１方向に延伸し、かつ前記第２部分及び前記第３部分に接しないように設けられる第９部分と、
前記第９部分の前記他端と電気的に接続される一端と、他端とを有し、前記第１方向に延伸し、かつ前記第２部分及び前記第３部分とは異なる位置に設けられる第１０部分と、
前記第１０部分の前記他端と電気的に接続される一端と、他端とを有し、前記第３部分と並行に前記第２方向に延伸する第１１部分と、
前記第１１部分の前記他端と接続される一端と、他端とを有し、前記第４部分と並行に前記第４方向に延伸する第１２部分と、
前記第１２部分の前記他端と接続される一端と、他端とを有し、前記第５部分と並行に前記第１方向に延伸する第１３部分と、
前記第１３部分の前記他端と接続される一端と、他端とを有し、前記第６部分と並行に前記第３方向に延伸する第１４部分と、
前記第１４部分の前記他端と接続される一端と、他端とを有し、前記第７部分と並行に前記第２方向に延伸し、かつ前記第１部分に接しないように設けられる第１５部分と、
前記第１５部分の前記他端と接続される一端と、他端とを有し、前記第１部分と並行に前記第１方向に延伸し、かつ前記第８部分に接しないように設けられる第１６部分と、
を含む、
請求項１に記載の半導体回路。
【請求項７】
前記第２Ｔコイルは、
一端と他端とを有し、前記第１方向に延伸する第１７部分と、
前記第１７部分の前記他端と接続される一端と、他端とを有し、前記第４方向に延伸する第１８部分と、
前記第１８部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸する第１９部分と、
前記第１９部分の前記他端と接続される一端と、他端とを有し、前記第３方向に延伸する第２０部分と、
前記第２０部分の前記他端と接続される一端と、他端とを有し、前記第１方向に延伸する第２１部分と、
前記第２１部分の前記他端と接続される一端と、他端とを有し、前記第４方向に延伸する第２２部分と、
前記第２２部分の前記他端と接続される一端と、他端とを有し、前記第２方向に延伸する第２３部分と、
前記第２３部分の前記他端と接続される一端と、他端とを有し、前記第３方向に延伸し、かつ前記第１７部分に接しないように設けられる第２４部分と、
前記第２４部分の前記他端と接続される一端と、他端とを有し、前記第１７部分と並行に前記第１方向に延伸し、かつ前記第１８部分及び前記第１９部分に接しないように設けられる第２５部分と、
前記第２５部分の前記他端と電気的に接続される一端と、他端とを有し、前記第１方向に延伸し、かつ前記第１８部分及び前記第１９部分とは異なる位置に設けられる第２６部分と、
前記第２６部分の前記他端と電気的に接続される一端と、他端とを有し、前記第１９部分と並行に前記第２方向に延伸する第２７部分と、
前記第２７部分の前記他端と接続される一端と、他端とを有し、前記第２０部分と並行に前記第３方向に延伸する第２８部分と、
前記第２８部分の前記他端と接続される一端と、他端とを有し、前記第２１部分と並行に前記第１方向に延伸する第２９部分と、
前記第２９部分の前記他端と接続される一端と、他端とを有し、前記第２２部分と並行に前記第４方向に延伸する第３０部分と、
前記第３０部分の前記他端と接続される一端と、他端とを有し、前記第２３部分と並行に前記第２方向に延伸し、かつ前記第１７部分に接しないように設けられる第３１部分と、
前記第３１部分の前記他端と接続される一端と、他端とを有し、前記第１７部分と並行に前記第１方向に延伸し、かつ前記第２４部分に接しないように設けられる第３２部分と、
を含む、
請求項６に記載の半導体回路。
【請求項８】
メモリデバイスと、
請求項１乃至７のいずれか１項に記載の半導体回路を含むインターフェイス回路を含み、前記インターフェイス回路を介した通信に基づいて前記メモリデバイスの動作を制御するメモリコントローラと、
を備えるメモリシステム。
【請求項９】
請求項１乃至７のいずれか１項に記載の半導体回路を含むインターフェイス回路と、
前記インターフェイス回路を介して接続される外部装置を制御するプロセッサと、
を備える情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体回路、メモリシステム、及び情報処理装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
信号の送信及び受信の品質の向上のために、様々な回路素子を用いた様々な構成を有する半導体回路が、研究及び開発されている。このような半導体回路において、半導体基板の上方に設けられたオンチップコイルが知られている。
【先行技術文献】
【特許文献】
【０００３】
特表２０１６－５１７６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、回路の実装面積を抑制する半導体回路、メモリシステム、及び情報処理装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体回路は、半導体基板と、直列に接続された第１誘導素子と第２誘導素子とを含む第１Ｔコイルと、直列に接続された第３誘導素子と第４誘導素子とを含む第２Ｔコイルと、を含む。第１Ｔコイルは、半導体基板から離間して設けられる。第２Ｔコイルは、半導体基板から離間して設けられる。第１Ｔコイルの一部は、半導体基板の面からの鉛直方向における第１位置に設けられる。第２Ｔコイルの一部は、面からの鉛直方向における第２位置で鉛直方向に見て第１Ｔコイルの一部と重なるように設けられる。鉛直方向において、半導体基板から第１位置までの第１距離と半導体基板から第２位置までの第２距離とは異なる。第１Ｔコイルには差動信号の第１の極性を有する第１信号が印加されるように構成される。第２Ｔコイルには差動信号の第１の極性とは異なる第２の極性を有する第２信号が印加されるように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体回路を含むシステムの全体構成を示すブロック図。
第１実施形態の受信回路を含むレシーバの構成例を示す模式図。
第１実施形態の受信回路の構成例を示す回路図。
第１実施形態に係るＴコイルのレイアウトの一例を説明するための平面図。
第１実施形態に係るＴコイルのレイアウトの他の一例を説明するための平面図。
第１実施形態に係るＴコイル対のレイアウトを説明するための平面図。
第１実施形態に係るＴコイル対のレイアウトを説明するための断面図。
第１実施形態に係るＴコイル対に流れる信号電流の方向を説明するための平面図。
第２実施形態に係るＴコイルのレイアウトの一例を説明するための平面図。
第２実施形態に係るＴコイルのレイアウトの他の一例を説明するための平面図。
第２実施形態に係るＴコイル対のレイアウトを説明するための平面図。
第２実施形態に係るＴコイル対のレイアウトを説明するための断面図。
第２実施形態に係るＴコイル対に流れる信号電流の方向を説明するための平面図。
第１変形例に係る終端回路及び受信回路の構成例を示す回路図。
第２変形例に係るトランスミッタの構成例を示す模式図。
第２変形例に係る送信回路及び終端回路の構成例を示す回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。
【０００８】
＜１＞第１実施形態
第１実施形態に係る半導体回路について説明する。第１実施形態では、第１実施形態に係る半導体回路の例として受信回路を扱う。以下に、受信回路を含むシステムの例について説明する。
【０００９】
＜１－１＞構成
＜１－１－１＞情報処理システムの全体構成
図１は、第１実施形態の回路を含むシステムの全体構成を示すブロック図である。
【００１０】
図１に示されるように、情報処理システム９は、ホストデバイス４０と、メモリシステム５００と、を含む。メモリシステム５００は、ホストデバイス４０からの要求に基づいて、メモリシステム５００内におけるデータの書き込み、データの読み出し及びデータの消去を行う。メモリシステム５００の内部構成は、後述される。
（【００１１】以降は省略されています）

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