特許ウォッチ

公開番号2024173295
公報種別公開特許公報(A)
公開日2024-12-12
出願番号2023091623
出願日2023-06-02
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/30 20230101AFI20241205BHJP()
要約【課題】積層体の沈み込みを抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層WLが1層ずつ互いに離間して積層されており、複数の導電層WLが階段状に加工された階段部SPを有する積層体LMと、積層体LMの積層方向と交差する第1の方向に少なくとも1列に並んで階段部SPに配置され、複数の導電層WLのそれぞれと接続される複数のコンタクトCCと、を備え、複数の柱状部HRs,HRmは、ピラーPLと異なる層構造を有する複数の第1の柱状部HRsと、ピラーPLと同一の層構造を有する複数の第2の柱状部HRmと、を含み、複数の第1の柱状部HRsは、複数のコンタクトCCの配列位置と少なくとも一部分が第1の方向で重なる列に配置され、複数の第2の柱状部HRmは、複数のコンタクトCCの配列位置から、積層方向と第1の方向とに交差する第2の方向に離れた列に配置される。
【選択図】図3
特許請求の範囲【請求項１】
複数の導電層が１層ずつ互いに離間して積層されており、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記積層体の積層方向と交差する第１の方向に少なくとも１列に並んで前記階段部に配置され、前記複数の導電層のそれぞれと接続される複数のコンタクトと、
前記階段部から外れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、
それぞれが前記第１の方向に延びる複数配列を形成して前記階段部に配置され、前記積層方向に延びる複数の柱状部と、を備え、
前記複数の柱状部は、
第１の絶縁層を含むとともに、前記ピラーと異なる層構造を有する複数の第１の柱状部と、
前記ピラーと同一の層構造を有する複数の第２の柱状部と、を含み、
前記複数の第１の柱状部の少なくとも一部を含む第１の群は、
前記複数配列のうち、前記複数のコンタクトの配列位置と少なくとも一部分が前記第１の方向で重なる列に配置され、
前記複数の第２の柱状部の少なくとも一部を含む第２の群は、
前記複数配列のうち、前記複数のコンタクトの配列位置から、前記積層方向と前記第１の方向とに交差する第２の方向に離れた列に配置される、
半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記複数の第１の柱状部の他の少なくとも一部は、
前記複数配列のうち、前記複数のコンタクトの配列と前記第２の方向で隣接する列に配置される、
請求項１に記載の半導体記憶装置。
【請求項３】
前記階段部を含む前記積層体内を前記積層方向と前記第１の方向とに延び、前記第２の方向に互いに離間して前記第２の方向の一方側から他方側へと並ぶ第１乃至第３の板状部を更に備え、
前記階段部は、
前記積層体の前記第１の方向の少なくとも一端部に配置され、
前記複数のコンタクトは、
前記第１及び第２の板状部間に位置する前記階段部の第１の領域と、前記第２及び第３の板状部間に位置する前記階段部の第２の領域とのうち、前記第１の領域内に選択的に配置され、
前記第１の群の前記第１の柱状部は、
前記第１の領域内で前記複数のコンタクトの配列位置と少なくとも一部分が前記第１の方向で重なる前記列に配置され、
前記複数の第２の柱状部の他の少なくとも一部は、
前記複数配列のうち、前記第１の群の前記第１の柱状部が配置された前記第１の領域内の前記列と対応する前記第２の領域内の列に配置されている、
請求項１に記載の半導体記憶装置。
【請求項４】
前記階段部を含む前記積層体内を前記積層方向と前記第１の方向とに延び、前記第２の方向に前記積層体を分割する板状部を更に備え、
前記階段部は、
前記積層体の前記第１の方向の両端部の間の領域に配置され、前記板状部によって前記第２の方向に分割された第１の階段部と第２の階段部とを含み、
前記複数のコンタクトは、
前記第１の方向に少なくとも１列に並んで前記第１及び第２の階段部のそれぞれに配置され、
前記第１及び第２の群の前記第１及び第２の柱状部は、
前記第１及び第２の階段部のそれぞれで前記複数配列の少なくとも一部の列を形成して、前記第１及び第２の階段部のそれぞれに配置されている、
請求項１に記載の半導体記憶装置。
【請求項５】
複数の導電層が１層ずつ互いに離間して積層されており、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記積層体の積層方向と交差する第１の方向に少なくとも１列に並んで前記階段部の一部領域に配置され、前記複数の導電層のそれぞれと接続される複数のコンタクトと、
前記階段部から外れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、
それぞれが前記第１の方向に延びる複数配列を形成して前記階段部に配置され、前記積層方向に延びる複数の柱状部と、
前記積層方向と前記第１の方向とに交差する第２の方向に互いに離間して、前記階段部を含む前記積層体内を前記積層方向と前記第１の方向とに延び、前記第２の方向に前記積層体を分割する第１及び第２の板状部と、を備え、
前記階段部は、
前記積層体の前記第１の方向の一端部に配置され、前記第１及び第２の板状部間に第１の領域を有する第１の階段部と、
前記積層体の前記第１の方向の他端部に配置され、前記第１及び第２の板状部間に第２の領域を有する第２の階段部と、を含み、
前記複数のコンタクトは、
前記第１の方向に向かい合う前記第１及び第２の領域のうち前記第１の領域に選択的に配置され、
前記複数の柱状部は、
第１の絶縁層を含むとともに、前記ピラーと異なる層構造を有する複数の第１の柱状部と、
前記ピラーと同一の層構造を有する複数の第２の柱状部と、を含み、
前記第２の領域には、
前記複数配列のうち、第１の複数列に前記複数の第２の柱状部の少なくとも一部が分散して配置され、
前記第１の領域には、
前記第１の複数列と前記第１の方向に向かい合う第２の複数列のうち、前記複数のコンタクトの配列位置と近接する少なくとも１列に前記複数の第１の柱状部の少なくとも一部が配置される、
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が１層ずつ互いに離間して積層された積層体中にメモリセルを３次元に配置する。しかし、一部領域において、積層体が積層方向に沈み込み、積層体の上面に凹凸が生じてしまうことがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０３４６５１号公報
特開２０２２－０４７５９５号公報
特開２０１１－０６０８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、積層体の沈み込みを抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層が１層ずつ互いに離間して積層されており、前記複数の導電層が階段状に加工された階段部を有する積層体と、前記積層体の積層方向と交差する第１の方向に少なくとも１列に並んで前記階段部に配置され、前記複数の導電層のそれぞれと接続される複数のコンタクトと、前記階段部から外れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、それぞれが前記第１の方向に延びる複数配列を形成して前記階段部に配置され、前記積層方向に延びる複数の柱状部と、を備え、前記複数の柱状部は、第１の絶縁層を含むとともに、前記ピラーと異なる層構造を有する複数の第１の柱状部と、前記ピラーと同一の層構造を有する複数の第２の柱状部と、を含み、前記複数の第１の柱状部の少なくとも一部を含む第１の群は、前記複数配列のうち、前記複数のコンタクトの配列位置と少なくとも一部分が前記第１の方向で重なる列に配置され、前記複数の第２の柱状部の少なくとも一部を含む第２の群は、前記複数配列のうち、前記複数のコンタクトの配列位置から、前記積層方向と前記第１の方向とに交差する第２の方向に離れた列に配置される。
【図面の簡単な説明】
【０００６】
実施形態１にかかる半導体記憶装置の概略の構成例を示す図。
実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。
実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。
実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。
実施形態１にかかる柱状部の配置例を示す、階段部を覆う絶縁層中の任意の高さ位置におけるＸＹ断面図。
実施形態１にかかる柱状部の配置例を示す、階段部を覆う絶縁層中の任意の高さ位置におけるＸＹ断面図。
実施形態１にかかる半導体記憶装置において、柱状部を規定に基づき配置した場合の適用例の１つを示す模式図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例にかかる半導体記憶装置のレイアウトを示す模式的な平面図。
実施形態２にかかる半導体記憶装置の概略の構成例を示す図。
実施形態２にかかる半導体記憶装置が備える階段領域の構成の一例を示すＹ方向に沿う断面図。
実施形態２にかかる半導体記憶装置において、柱状部を規定に基づき配置した場合の適用例の１つを示す模式図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。より詳細には、図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。
【００１０】
ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては、必ずしも同一断面に存在しない構成同士が示されているほか、一部の上層配線等が省略されている。
（【００１１】以降は省略されています）

関連特許