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公開番号2025001411
公報種別公開特許公報(A)
公開日2025-01-08
出願番号2023100984
出願日2023-06-20
発明の名称半導体記憶装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20241225BHJP()
要約【課題】メモリセルに流れるセル電流の低下を抑制することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体記憶装置は、電極層と第1絶縁層とが交互に第1方向に積層された積層体を備える。半導体層は、積層体内に第1方向に沿って延在する。第2絶縁層は、積層体と半導体層との間に設けられている。第3絶縁層は、積層体と第2絶縁層との間に設けられている。電極層と第2絶縁層との間にある第3絶縁層の第1厚みが第1絶縁層と前記第2絶縁層との間にある第3絶縁層の第2厚みよりも厚い。第1厚みから第2厚みに変化する段差領域において第1方向に対して傾斜している。第4絶縁層は、電極層と第3絶縁層との間に設けられている。第7絶縁層は、電極層と第1絶縁層との間、および、電極層と第4絶縁層との間に設けられている。
【選択図】図6
特許請求の範囲【請求項１】
電極層と第１絶縁層とが交互に第１方向に積層された積層体と、
前記積層体内に前記第１方向に沿って延在する半導体層と、
前記積層体と前記半導体層との間に設けられた第２絶縁層と、
前記積層体と前記第２絶縁層との間に設けられた第３絶縁層であって、前記電極層と前記第２絶縁層との間にある前記第３絶縁層の第１厚みが前記第１絶縁層と前記第２絶縁層との間にある前記第３絶縁層の第２厚みよりも厚く、前記第１厚みから前記第２厚みに変化する段差領域において前記第１方向に対して傾斜している第３絶縁層と、
前記電極層と前記第３絶縁層との間に設けられた第４絶縁層と、
前記電極層と前記第１絶縁層との間、および、前記電極層と前記第４絶縁層との間に設けられた第７絶縁層と、を備えた半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
前記第１絶縁層と前記第３絶縁層との間に設けられた第５絶縁層および第６絶縁層をさらに備え、
前記第１方向に対して垂直な第２方向における前記第５絶縁層および前記第６絶縁層の厚みは、前記第２方向における前記第４絶縁層の厚みよりも厚い、請求項１に記載の半導体記憶装置。
【請求項３】
前記第５絶縁層は、前記第６絶縁層と前記第１絶縁層との間に設けられ、前記第１方向において隣接する前記第４絶縁層間に設けられている、請求項２に記載の半導体記憶装置。
【請求項４】
前記第６絶縁層は、前記第２厚みを有する前記第３絶縁層の窪みに埋め込まれている、請求項２に記載の半導体記憶装置。
【請求項５】
前記第６絶縁層は、前記段差領域に対応する領域において前記第１方向に対して傾斜している、請求項４に記載の半導体記憶装置。
【請求項６】
前記第３絶縁層は、シリコンおよび窒素を含む絶縁層であり、
前記第４～第６絶縁層は、シリコンおよび酸素を含む絶縁層であり、
前記第７絶縁層は、シリコンおよびアルミニウムを含む絶縁層である、請求項２に記載の半導体記憶装置。
【請求項７】
前記第４絶縁層に含まれているシリコンおよび酸素以外の不純物の濃度は、前記第５絶縁層に含まれているシリコンおよび酸素以外の不純物の濃度より低い、請求項６に記載の半導体記憶装置。
【請求項８】
第１犠牲層と第１絶縁層とを第１方向に交互に積層して積層体を形成し、
前記積層体内に前記第１方向に沿って延在するホールを形成し、
前記ホール内において、前記第１犠牲層上に該第１犠牲層の材料を選択的に堆積し、
前記ホール内において、前記第１絶縁層上に第５絶縁層を選択的に形成し、
前記ホール内において、前記第１犠牲層および前記第５絶縁層上に、第６絶縁層、第３絶縁層、第２絶縁層および半導体層のそれぞれの材料をこの順番に形成し、
前記積層体から前記第１犠牲層を選択的に除去し、
前記第１犠牲層の除去後の空間に露出された前記第６絶縁層を選択的に除去して前記空間に第３絶縁層を露出させ、
前記空間に露出された前記第３絶縁層上に該第３絶縁層の材料を選択的に堆積し、
前記空間に露出された前記第３絶縁層上に第４絶縁層を形成し、
前記空間内の前記第１絶縁層および前記第４絶縁層上に第７絶縁層を形成し、
前記空間内の前記第７絶縁層の内側に電極層の材料を形成することを具備する半導体記憶装置の製造方法。
【請求項９】
前記第５絶縁層は、前記ホールの内壁において、前記第１絶縁層上に選択的に堆積される、請求項８に記載の方法。
【請求項１０】
前記第５絶縁層は、前記ホールの内壁全体に堆積された後、前記ホールの内壁において前記第１絶縁層上に選択的に残置させるようにエッチングされる、請求項８に記載の方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
半導体記憶装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－０９７６７５号公報
国際特許出願公開第２００２／０６１８３９号公報
特開２０１３－０６５６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルに流れるセル電流の低下を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体記憶装置は、電極層と第１絶縁層とが交互に第１方向に積層された積層体を備える。半導体層は、積層体内に第１方向に沿って延在する。第２絶縁層は、積層体と半導体層との間に設けられている。第３絶縁層は、積層体と第２絶縁層との間に設けられている。電極層と第２絶縁層との間にある第３絶縁層の第１厚みが第１絶縁層と前記第２絶縁層との間にある第３絶縁層の第２厚みよりも厚い。第１厚みから第２厚みに変化する段差領域において第１方向に対して傾斜している。第４絶縁層は、電極層と第３絶縁層との間に設けられている。第７絶縁層は、電極層と第１絶縁層との間、および、電極層と第４絶縁層との間に設けられている。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
積層体を示す模式平面図。
メモリセルアレイを例示する模式断面図。
メモリセルアレイを例示する模式断面図。
メモリセルアレイを例示する模式断面図。
メモリセルアレイを例示する模式断面図。
第１実施形態に係るアレイチップの製造方法の一例を示す断面図。
図７に続く、アレイチップの製造方法を示す断面図。
図８に続く、アレイチップの製造方法を示す断面図。
図９に続く、アレイチップの製造方法を示す断面図。
図１０に続く、アレイチップの製造方法を示す断面図。
図１１に続く、アレイチップの製造方法を示す断面図。
図１２に続く、アレイチップの製造方法を示す断面図。
図１３に続く、アレイチップの製造方法を示す断面図。
図１４に続く、アレイチップの製造方法を示す断面図。
第２実施形態に係るアレイチップの製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｚ方向は第１方向の例である。Ｘ方向またはＹ方向は第２方向の例である。
【０００９】
半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。
【００１０】
ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁層３５とを備える。
（【００１１】以降は省略されています）

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