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公開番号2024167831
公報種別公開特許公報(A)
公開日2024-12-04
出願番号2023084186
出願日2023-05-22
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20241127BHJP()
要約【課題】好適な配線層を形成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第1基板を備える。前記装置はさらに、前記第1基板の上方に設けられ、第1方向に互いに離間された複数の第1電極層と、前記複数の第1電極層内に設けられ、前記第1方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第1電極層の上方に設けられ、前記半導体層の一端に電気的に接続され、金属層である第2電極層と、を含むメモリセルアレイを備える。前記装置はさらに、前記第1基板の上方に設けられた第1プラグを備える。前記装置はさらに、前記第1プラグの上方に設けられ、前記第2電極層を介して前記第1プラグに電気的に接続され、金属層である第1配線層を備える。
【選択図】図7
特許請求の範囲【請求項１】
第１基板と、
前記第１基板の上方に設けられ、第１方向に互いに離間された複数の第１電極層と、前記複数の第１電極層内に設けられ、前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続された第１金属層と、を含むメモリセルアレイと、
前記第１基板の上方に設けられた第１プラグと、
前記第１プラグの上方に設けられ、前記第１金属層を介して前記第１プラグに電気的に接続さた第１配線層と、
を備える半導体装置。
続きを表示（約 790 文字）【請求項２】
前記第１金属層と前記第１配線層との間に設けられた第１絶縁膜をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記第１配線層は、前記第１絶縁膜内に設けられた第２プラグを介して前記第１プラグに電気的に接続されている、請求項２に記載の半導体装置。
【請求項４】
前記第１配線層は、バリアメタル層と、前記バリアメタル層上に設けられた配線材層とを含み、
前記バリアメタル層および配線材層は、前記第２プラグにも含まれる、請求項３に記載の半導体装置。
【請求項５】
前記第１配線層は、バリアメタル層と、前記バリアメタル層上に設けられた配線材層とを含み、
前記バリアメタル層および前記配線材層は、前記第２プラグには含まれない、請求項３に記載の半導体装置。
【請求項６】
前記第１金属層は、
前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続された第１部分と、
前記第１部分と分離され、前記第１プラグおよび前記第１配線層に電気的に接続された第２部分と、
を含む、請求項１に記載の半導体装置。
【請求項７】
前記第１部分は、ソース線である、請求項６に記載の半導体装置。
【請求項８】
前記第１部分は、前記半導体層と接するように前記半導体層上に設けられている、請求項６に記載の半導体装置。
【請求項９】
前記第１部分は、前記半導体層とショットキー接合により電気的に接続されている、請求項８に記載の半導体装置。
【請求項１０】
前記第１部分は、不純物原子を含む前記半導体層と非ショットキー接合により電気的に接続されている、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
３次元半導体メモリの複数の配線層を順に形成する場合、少なくともいずれかの配線層の形状が好適でない形状になる場合がある。例えば、ソース線を含む下部配線層と、ボンディングパッドを含む上部配線層とを順に形成する場合、上部配線層の形状が好適でない形状になる場合がある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開ＵＳ２０２１／０２１７７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適な配線層を形成することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１基板を備える。前記装置はさらに、前記第１基板の上方に設けられ、第１方向に互いに離間された複数の第１電極層と、前記複数の第１電極層内に設けられ、前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続され、金属層である第２電極層と、を含むメモリセルアレイを備える。前記装置はさらに、前記第１基板の上方に設けられた第１プラグを備える。前記装置はさらに、前記第１プラグの上方に設けられ、前記第２電極層を介して前記第１プラグに電気的に接続され、金属層である第１配線層を備える。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の半導体装置の構造を示す拡大断面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
第１実施形態の半導体装置の構造を示す別の断面図である。
第１実施形態の半導体装置の構造を示す平面図である。
第１実施形態の比較例の半導体装置の構造を示す断面図である。
第１実施形態の比較例の半導体装置の構造を示す平面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。
第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。
第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。
第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。
第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。
第２実施形態の半導体装置の構造を示す断面図である。
第２実施形態の半導体装置の構造を示す平面図である。
第２実施形態の半導体装置の製造方法を示す断面図(1/6)である。
第２実施形態の半導体装置の製造方法を示す断面図(2/6)である。
第２実施形態の半導体装置の製造方法を示す断面図(3/6)である。
第２実施形態の半導体装置の製造方法を示す断面図(4/6)である。
第２実施形態の半導体装置の製造方法を示す断面図(5/6)である。
第２実施形態の半導体装置の製造方法を示す断面図(6/6)である。
第３実施形態の半導体装置の構造を示す断面図である。
第３実施形態の半導体装置の構造を示す平面図である。
第４実施形態の半導体装置の構造を示す断面図である。
第４実施形態の半導体装置の動作例を示すタイミングチャートである。
第４実施形態の半導体装置の動作を説明するためのグラフである。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図２９において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
本実施形態の半導体装置は、例えば３次元半導体メモリを備える。本実施形態の半導体装置は、後述するように、アレイチップ１を含むアレイウェハと、回路チップ２を含む回路ウェハとを貼り合わせることで製造される。
【００１０】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１２とを備える。層間絶縁膜１２は例えば、ＳｉＯ
２
膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。
（【００１１】以降は省略されています）

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