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公開番号2024155149
公報種別公開特許公報(A)
公開日2024-10-31
出願番号2023069596
出願日2023-04-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/20 20230101AFI20241024BHJP()
要約【課題】深さおよび密度の異なる複数のコンタクトを容易に形成することができる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、第1方向に交互に積層された複数の第1導電膜と複数の第1絶縁膜とを含む積層体を備える。複数の柱状体は、積層体内を第1方向に延伸する第1半導体部、および、第1半導体部と積層体との間に設けられた第1絶縁体部を含む。トランジスタは、積層体の第1方向にある。複数の第1導電体は、第1方向に延伸し、トランジスタに接続されている。第1方向に直交する第1面内において、隣接する3つの第1導電体は正三角形を成すように配置されている。
【選択図】図10
特許請求の範囲【請求項１】
第１方向に交互に積層された複数の第１導電膜と複数の第１絶縁膜とを含む積層体と、
前記積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部と前記積層体との間に設けられた第１絶縁体部を含む複数の柱状体と、
前記積層体の前記第１方向にあるトランジスタと、
前記第１方向に延伸し、前記トランジスタに接続された複数の第１導電体と、を備え、
前記第１方向に直交する第１面内において、隣接する３つの前記第１導電体は正三角形を成すように配置されている、半導体記憶装置。
続きを表示（約 720 文字）【請求項２】
前記第１面内において、前記複数の第１導電体は、前記第１導電膜が延伸する第２方向に第１間隔で等間隔に配置され、かつ、前記第１面内において、前記第１方向から６０度傾斜する方向に前記第１間隔で等間隔に配置されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１面内において、前記第２方向に配列された前記第１導電体の複数の配列は、前記第１および第２方向に対して直交する第３方向に第２間隔で等間隔に配置されている、請求項２に記載の半導体記憶装置。
【請求項４】
前記第２間隔をａとすると、前記第１間隔は（２／３
１/２
）×ａである、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１方向に延伸し、前記複数の第１導電膜のそれぞれに接続する複数の第２導電体をさらに備え、
前記第１方向に直交する第１面内において、隣接する４つの前記第２導電体は正方形を成すように配置されている、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１面内において、前記複数の第２導電体は、前記第１導電膜が延伸する第２方向に第３間隔で等間隔に配置され、かつ、前記第１および第２方向に対して直交する第３方向に前記第３間隔で等間隔に配列されている、請求項５に記載の半導体記憶装置。
【請求項７】
前記第３間隔は、前記第２間隔と等しい、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１導電体の一端に設けられたボンディングパッドをさらに備えている、請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイでは、複数のワード線コンタクトが、積層された複数のワード線のそれぞれの深さまで形成される。また、メモリセルアレイの周辺に設けられるボンディングパッドに接続されるコンタクトは、抵抗を下げるために高密度で配置される。
【０００３】
様々な深さのワード線コンタクトおよび高密度のコンタクトを同時に形成しようとすると、高密度のコンタクトでは、コンタクトホールが貫通し難く、コンタクトホールを十分に貫通させようとすると、浅いワード線コンタクトのコンタクトホールがワード線を突き抜けてしまう。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－１５００３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
深さおよび密度の異なる複数のコンタクトを容易に形成することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、第１方向に交互に積層された複数の第１導電膜と複数の第１絶縁膜とを含む積層体を備える。複数の柱状体は、積層体内を第１方向に延伸する第１半導体部、および、第１半導体部と積層体との間に設けられた第１絶縁体部を含む。トランジスタは、積層体の第１方向にある。複数の第１導電体は、第１方向に延伸し、トランジスタに接続されている。第１方向に直交する第１面内において、隣接する３つの第１導電体は正三角形を成すように配置されている。
【図面の簡単な説明】
【０００７】
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
積層体を示す模式平面図。
３次元構造のメモリセルを例示する模式断面図。
３次元構造のメモリセルを例示する模式断面図。
アレイチップの概略平面図。
ＣＭＯＳチップの概略平面図。
アレイチップのパッド領域に設けられているコンタクトプラグおよびパッドの配置を示す平面図。
アレイチップのパッド領域に設けられているコンタクトプラグおよびパッドの配置を示す平面図。
コンタクトプラグの領域を示す平面図。
コンタクトプラグの配置例をより詳細に示す平面図。
隣接する３つのコンタクトプラグの配置例を示す平面図。
階段部分においてワード線に接続されるコンタクトプラグおよび支柱の配置例を示す平面図。
コンタクトプラグの配置例を示す平面図。
隣接する４つのコンタクトプラグの配置例を示す平面図。
第２実施形態に係る半導体記憶装置の構成例を示す断面図。
半導体記憶装置の構成例を示すブロック図。
メモリセルアレイの回路構成の一例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｘ方向は第３方向の例であり、Ｙ方向は第２方向の例であり、Ｚ方向は第１方向の例である。
【００１０】
半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。
（【００１１】以降は省略されています）

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