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公開番号2025064853
公報種別公開特許公報(A)
公開日2025-04-17
出願番号2023183578
出願日2023-10-05
発明の名称集積回路の製造方法
出願人個人
代理人
主分類H10D 30/67 20250101AFI20250410BHJP()
要約【課題】上下に積層された横型FETのソースもしくはドレイン間を選択的に接続もしくは分離するゲートオールアラウンド型トランジスタを用いた集積回路の製造方法を提供する。
【解決手段】複数の異なる入力信号が必要になるNOR,NAND論理などの基本論理回路を、同一平面上の同じ位置に縦方向に積層したチャネル部101の導電型が同じ複数の横型FETで実現する構成で、縦方向に積層されたゲート電極間を電気的に分離するために、複数個の横型FETのゲート電極107をゲート電極間絶縁膜106を介して縦方向に積層し、チャネル部、ゲート電極間絶縁膜、ゲート電極の中でゲート電極間絶縁膜及びゲート電極はあらかじめチャネル部と同時期の製造工程で積層した材料を、後の製造工程でゲート電極間絶縁膜及びゲート電極材料に置換する。
【選択図】図1
特許請求の範囲【請求項１】
同一平面上の同じ位置に縦方向に積層したチャネル部分の導電型が同じ複数の横型ＦＥＴにおいて、前記複数個の横型ＦＥＴのゲート信号電極を電気的に絶縁するために、前記複数個の横型ＦＥＴのゲート信号電極をゲート電極間絶縁膜を介して縦方向に積層して実現し、前記チャネル部、ゲート電極間絶縁膜、ゲート信号電極の中でゲート電極間絶縁膜及びゲート信号電極の両方もしくはどちらかは、あらかじめチャネル部と同時期の製造工程で積層した材料を、後の製造工程でゲート電極間絶縁膜及びゲート信号電極材料の両方もしくはどちらかに置換することにより実現し、前記横型ＦＥＴのソース電極とドレイン電極の上下の横型ＦＥＴへの接続の仕方（接続か絶縁）を、前記ソース電極と前記ドレイン電極で同じもしくは異なる事を特徴とする事を特徴とするものを多数集積することを特徴とする集積回路の製造方法。
続きを表示（約 1,100 文字）【請求項２】
前記請求項１記載の集積回路の製造方法において、前記横型ＦＥＴとして４側面をチャネルに用いるゲートアラウンド型を１個もしくは縦か横に積層した複数個を用いる事を特徴とする特許請求項第１項記載の集積回路の製造方法。
【請求項３】
前記請求項１ないし２記載の集積回路において、前記置換前の前記ゲート電極間絶縁膜材料としてＧｅ，ゲート信号電極としてＳｉＧｅを使用するか、他の除去・エッチング時の選択比が異なる材料を使用する事を特徴とする特許請求項第１項ないし第２項記載の集積回路の製造方法。
【請求項４】
前記請求項１ないし２記載の集積回路において、前記ゲート電極間絶縁膜材料、ゲート信号電極材料のうち、ゲート信号電極材料のみを前記の後の工程で置換して生成する事を特徴とする特許請求項第１項ないし第２項記載の集積回路の製造方法。
【請求項５】
前記請求項１ないし２記載の集積回路において、前記積層された複数のゲート信号電極は、前記横型ＦＥＴの外側の領域に、積層されたゲート電極を階段状に形成し、各階段部分に異なるゲート信号を入力する事を特徴とする特許請求項第１項ないし第２項記載の集積回路の製造方法。
【請求項６】
前記請求項１ないし２ないし３ないし４ないし５記載の集積回路において、前記横型ＦＥＴのソース電極とドレイン電極の上下の横型ＦＥＴへの接続の仕方（接続か絶縁）を、前記ソース電極と前記ドレイン電極で異ならせる場合に、前記接続か絶縁のための製造工程で、初めに接続部分の平面部面積を前記ソース電極とドレイン電極で異ならせる製造工程を行い、次に両電極に異なる深さのトレンチを開口する製造工程を用いる事を特徴とする特許請求項第１項ないし２ないし３ないし４ないし５項記載の集積回路の製造方法。
【請求項７】
前記請求項１ないし２ないし３ないし４ないし５記載の集積回路において、前記横型ＦＥＴのソース電極とドレイン電極の上下の横型ＦＥＴへの接続の仕方（接続か絶縁）を、前記ソース電極と前記ドレイン電極で異ならせる場合に、前記ゲート電極間絶縁膜の膜厚あるいは物理的性質を１個の積層された横型ＦＥＴにおいて複数種類用いる事を特徴とする特許請求項第１項ないし２ないし３ないし４ないし５項記載の集積回路の製造方法。
【請求項８】
前記請求項１－７記載の集積回路において、ドレイン電流が流れる方向に隣接する積層された横型ＦＥＴ間をゲート電極を用いて分離する事を特徴とする特許請求項第１項－７項記載の集積回路の製造方法。

発明の詳細な説明【技術分野】
【０００１】
ゲートオールアラウンド型トランジスタを用いた集積回路の製造方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。
【０００３】
その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。
【０００４】
しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。
【０００５】
この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＦｉｎＦＥＴである。
【０００６】
ＦｉｎＦＥＴは平面トランジスタの１側面ではなく、３側面をチャネルに使用できるため、ショートチャネル効果に強く微細化できる特徴が有る。近年ＦｉｎＦＥＴよりも更にショートチャネル効果を制御できる４側面をチャネルに使用できるゲートアラウンド型トランジスタ（以後ＧＡＡと略す）や、ＧＡＡを縦方向に複数個積層してＧＡＡ以上に高速化に適したＭＢＣＦＥＴ（ＭｕｌｔｉＢｒｉｄｇｅＣｈａｎｎｅｌＦＥＴ）などが提案されている。
【０００７】
これらの構造ではトランジスタはソース、チャネル、ドレインが横方向に配置されている（以後横型ＦＥＴもしくはＧＡＡと略す）ため、製造技術の最適化により同一平面上の同じ位置に同一導電型の横型ＦＥＴを比較的容易に縦方向に複数積層することが出来る。これにより高速化だけでなく、平面部でのパターン面積の縮小により低コスト化できる特徴があった。
【０００８】
しかしながらそのゲート電極はチャネル部分の導電型が同じ場合（全てＮ型か全てＰ型）、積層された複数の横型ＦＥＴ間で共通なため、複数の異なる入力信号が必要になるＮＯＲ，ＮＡＮＤ論理などの基本論理回路を同一平面上の同じ位置に縦方向に積層した複数の横型ＦＥＴで実現する事が出来なかった。
【０００９】
つまり、複数の異なる入力信号となるゲート電極を積層するためには、前記異なるゲート電極間を電気的に分離する必要があるが、その構造を実現するための、具体的な製造方法は提案されていない問題があった。
【０００１０】
同様に、上下に積層した横型ＧＡＡのソースもしくはドレイン電極間を実現する論理回路の論理に従って選択的に接続もしくは分離する具体的な製造方法は提案されていないため、ＮＯＲ，ＮＡＮＤ論理などの基本回路を同一平面上の同じ位置に縦方向に積層した複数の横型ＦＥＴで実現する事が出来なかった。
【文献１】
【】
Ｍ．Ｓａｋｏｅｔａｌ，” ＡＬｏｗ－Ｐｏｗｅｒ６４ＧｂＭＬＣＮＡＮＤ－ＦｌａｓｈＭｅｍｏｒｙｉｎ１５ｎｍＣＭＯＳＴｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．
【発明の概要】
【】
【発明が解決しようとしている課題】
（【００１１】以降は省略されています）

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