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公開番号2025077262
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2023189327
出願日2023-11-06
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H10D 84/80 20250101AFI20250512BHJP()
要約【課題】リカバリ損失を低減できる半導体装置を提供する。
【解決手段】セル領域10および接続領域200は、ドリフト層31と、ドリフト層31の表層部に形成されたベース層32と、IGBT領域11および接続領域200に形成されたコレクタ層41と、FWD領域12に形成されたカソード層42と、を含み、ベース層32側の表面を一面30aとし、コレクタ層41およびカソード層42側の面を他面30bとする半導体基板30と、IGBT領域11、FWD領域12、接続領域200に形成されたトレンチゲート構造と、追加FWD領域12aおよび接続領域200におけるベース層32の表層部に形成されたコンタクト領域37と、を有し、半導体基板30の一面30aにおいて、接続領域200における単位面積当たりのコンタクト領域37の形成面積は、追加FWD領域12aにおける単位面積当たりのコンタクト領域37の形成面積より小さくなるようにする。
【選択図】図5
特許請求の範囲【請求項１】
半導体装置であって、
セル領域（１０）および前記セル領域を囲む外周領域（２０）を有する半導体基板（３０）と、
前記セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、
前記セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、
前記半導体基板の面方向における一方向において、前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記外周領域には、前記一方向の一端部側に、前記ＩＧＢＴ素子と電気的に接続されるパッド部（２１）が形成され、
前記セル領域は、前記パッド部に対して、前記半導体基板の面方向における前記一方向と交差する他方向側に前記ＦＷＤ領域としての追加ＦＷＤ領域（１２ａ）を有し、前記一方向における前記パッド部側の端部が前記追加ＦＷＤ領域を含んで構成され、
前記外周領域は、前記セル領域側の内縁領域（２０ａ）と前記内縁領域を挟んで前記セル領域と反対側に位置する外縁領域（２０ｂ）と、を有し、
前記内縁領域は、前記追加ＦＷＤ領域と前記外縁領域との間に位置する接続領域（２００）を有し、
前記セル領域および前記接続領域は、
第１導電型のドリフト層（３１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域および前記接続領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の表面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
前記ＩＧＢＴ領域、前記ＦＷＤ領域、前記接続領域に形成され、前記ベース層よりも深く形成されて前記ドリフト層に達する複数のトレンチ（３３）内に、ゲート絶縁膜（３４）およびゲート電極（３５）が配置されて構成されるトレンチゲート構造と、
前記ＩＧＢＴ領域における前記ベース層の表層部において、前記トレンチと接する状態で形成された第１導電型のエミッタ領域（３６）と、
前記追加ＦＷＤ領域および前記接続領域における前記ベース層の表層部に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、を有し、
前記半導体基板の一面において、前記接続領域における単位面積当たりの前記コンタクト領域の形成面積は、前記追加ＦＷＤ領域における単位面積当たりの前記コンタクト領域の形成面積より小さくされている半導体装置。
続きを表示（約 720 文字）【請求項２】
前記接続領域は、前記半導体基板の厚さに対する前記内縁領域の一方向に沿った幅の比が１．２以上とされている請求項１に記載の半導体装置。
【請求項３】
前記ＦＷＤ領域では、前記カソード層内に、第２導電型、または前記カソード層よりも低不純物濃度とされた第１導電型の抑制層（４６）が形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記ＦＷＤ領域は、前記追加ＦＷＤ領域における前記一方向に沿った幅（ｄａ）が他のＦＷＤ領域における前記一方向に沿った幅（ｄｂ）より狭くされている請求項１または２に記載の半導体装置。
【請求項５】
前記ＦＷＤ領域と前記ＩＧＢＴ領域との間に配置される繋ぎ領域（１３ａ、１３ｂ）を有し、
前記繋ぎ領域は、前記ドリフト層の表層部に形成された前記ベース層と、前記ベース層の表層部に形成された前記コンタクト領域と、を有し、
前記半導体基板の一面において、前記繋ぎ領域における単位面積当たりの前記コンタクト領域の形成面積は、前記ＩＧＢＴ領域における単位面積当たりの前記コンタクト領域の形成面積より小さくされ、
前記追加ＦＷＤ領域と前記ＩＧＢＴ領域との間に配置される前記繋ぎ領域を第１繋ぎ領域（１３ａ）とし、他の前記ＦＷＤ領域と前記ＩＧＢＴ領域との間に配置される前記繋ぎ領域を第２繋ぎ領域（１３ｂ）とすると、
前記第１繋ぎ領域および前記第２繋ぎ領域は、前記第１繋ぎ領域における前記一方向に沿った幅（ｄｃ）が前記第２繋ぎ領域における前記一方向に沿った幅（ｄｄ）より広くされている請求項１または２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
従来より、ＩＧＢＴ素子が形成されたＩＧＢＴ領域およびＦＷＤ素子が形成されたＦＷＤ領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、セル領域と、セル領域を囲む外周領域とを有する構成とされている。そして、セル領域には、複数のＩＧＢＴ領域およびＦＷＤ領域が形成され、外周領域には、ＩＧＢＴ素子のゲート電極と接続されるゲートパッド等が形成されている。なお、ＩＧＢＴ素子は、Ｐ型のベース層と、ベース層の表層部に形成されたＰ
＋
型のコンタクト領域およびＮ
＋
型のエミッタ領域と、ベース層、コンタクト領域、エミッタ領域を貫通するように形成されたトレンチゲート構造等とを有する構成とされている。ＦＷＤ素子は、Ｐ型のベース層と、ベース層の表層部に形成されたＰ
＋
型のコンタクト領域と、ベース層およびコンタクト領域を貫通するように形成されたトレンチゲート構造等とを有する構成とされている。
【０００３】
また、この半導体装置は、各ＩＧＢＴ領域および各ＦＷＤ領域が一方向を長手方向とする平面矩形状とされ、長手方向と交差する交差方向に沿って、ＩＧＢＴ領域とＦＷＤ領域とが交互に配列されている。そして、この半導体装置では、ＩＧＢＴ領域およびＦＷＤ領域は、交差方向（すなわち、配列方向）における端部がＩＧＢＴ領域とされている。なお、パッドは、セル領域に対して交差方向に位置する部分に配置されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１８－０７３９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、本発明者らは、上記のような半導体装置において、外周領域で電界集中が発生することを抑制するため、次のような半導体装置を検討している。すなわち、本発明者らは、外周領域に、ベース層と繋がり、ベース層よりも不純物濃度が高くされたＰ
＋
型のディープ層を形成することを検討している。しかしながら、ディープ層をセル領域の近くに配置すると、ＦＷＤ素子がオン状態である際にディープ層からＦＷＤ素子にキャリアとしての正孔が流入し易くなり、逆方向電流が大きくなることでリカバリ損失が大きくなる。このため、本発明者らは、外周領域のうちのセル領域側に位置する領域を内縁領域とすると共に内縁領域を挟んでセル領域と反対側に位置擦る領域を外縁領域とし、次の構成とすることを検討している。すなわち、本発明者らは、内縁領域に、セル領域と同様の、ベース層、コンタクト領域およびトレンチゲート構造等を形成し、外縁領域にディープ層を形成することを検討している。
【０００６】
これによれば、ディープ層とセル領域との間にもトレンチゲート構造が形成されるため、内縁領域で電界集中が発生することを抑制できる。
【０００７】
さらに、本発明者らは、半導体装置におけるセル領域の増加を図るため、パッドの隣にも追加のＦＷＤ領域を配置することを検討している。以下、パッドの横に追加されたＦＷＤ領域を追加ＦＷＤ領域ともいう。そして、このような半導体装置におけるセル領域では、交差方向におけるパッド部側の端部が追加ＦＷＤ領域を含んだ構成となる。
【０００８】
しかしながら、このような追加ＦＷＤ領域を有する半導体装置では、交差方向におけるパッド部側の端部が追加ＦＷＤ領域を含むため、ＦＷＤ領域と外周領域とが隣合う領域が増加する。このため、このような半導体装置では、ＦＷＤ素子がオン状態である際、外周領域からのキャリアとしての正孔の流入が多くなり、リカバリ損失が大きくなる可能性がある。
【０００９】
本開示は、リカバリ損失を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本開示の１つの観点によれば、半導体装置は、セル領域（１０）およびセル領域を囲む外周領域（２０）を有する半導体基板（３０）と、セル領域に形成され、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、セル領域に形成され、ＦＷＤ素子を有するＦＷＤ領域（１２）と、を備え、半導体基板の面方向における一方向において、ＩＧＢＴ領域とＦＷＤ領域とが交互に形成されており、外周領域には、一方向の一端部側に、ＩＧＢＴ素子と電気的に接続されるパッド部（２１）が形成され、セル領域は、パッド部に対して、半導体基板の面方向における一方向と交差する他方向側にＦＷＤ領域としての追加ＦＷＤ領域（１２ａ）を有し、一方向におけるパッド部側の端部が追加ＦＷＤ領域を含んで構成され、外周領域は、セル領域側の内縁領域（２０ａ）と内縁領域を挟んでセル領域と反対側に位置する外縁領域（２０ｂ）と、を有し、内縁領域は、追加ＦＷＤ領域と外縁領域との間に位置する接続領域（２００）を有し、セル領域および接続領域は、第１導電型のドリフト層（３１）と、ドリフト層の表層部に形成された第２導電型のベース層（３２）と、ＩＧＢＴ領域および接続領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、ベース層側の表面を一面（３０ａ）とし、コレクタ層およびカソード層側の面を他面（３０ｂ）とする半導体基板と、ＩＧＢＴ領域、ＦＷＤ領域、接続領域に形成され、ベース層よりも深く形成されてドリフト層に達する複数のトレンチ（３３）内に、ゲート絶縁膜（３４）およびゲート電極（３５）が配置されて構成されるトレンチゲート構造と、ＩＧＢＴ領域におけるベース層の表層部において、トレンチと接する状態で形成された第１導電型のエミッタ領域（３６）と、追加ＦＷＤ領域および接続領域におけるベース層の表層部に形成され、ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、を有し、半導体基板の一面において、接続領域における単位面積当たりのコンタクト領域の形成面積は、追加ＦＷＤ領域における単位面積当たりのコンタクト領域の形成面積より小さくされている。
（【００１１】以降は省略されています）

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