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公開番号2025044842
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023152639
出願日2023-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250326BHJP()
要約【課題】セルサイズを縮小できるメモリを提供する。
【解決手段】メモリは、第1方向に交互に積層された第1導電膜と第1絶縁膜を含む積層体を備える。第1柱状体は、積層体内を第1方向に延在する第1半導体部、第1絶縁体部、第2絶縁体部、第3絶縁体部、および、第4絶縁体部を含む。第2絶縁体部は、第1絶縁体部と第1導電膜との間に設けられた第1部分と、第1絶縁体部と第1絶縁膜との間に設けられ、第1部分よりも第1方向に対して直交する第2方向の厚みにおいて薄い第2部分とを含む。複数の第1絶縁膜は、第2絶縁膜と第3絶縁膜との積層膜であり、あるいは、第3絶縁膜で構成されている。
【選択図】図6
特許請求の範囲【請求項１】
第１方向に交互に積層された複数の第１導電膜と複数の第１絶縁膜とを含む積層体と、
前記積層体内を前記第１方向に延在する第１半導体部、該第１半導体部と前記積層体との間に設けられた第１絶縁体部、前記第１絶縁体部と前記積層体との間に設けられた第２絶縁体部、前記第２絶縁体部と前記複数の第１導電膜との間に設けられた第３絶縁体部、および、前記第２絶縁体部と前記複数の第１絶縁膜との間に設けられた第４絶縁体部、を含む複数の第１柱状体とを備え、
前記第２絶縁体部は、前記第１絶縁体部と前記第１導電膜との間に設けられた第１部分と、前記第１絶縁体部と前記第１絶縁膜との間に設けられ、前記第１部分よりも前記第１方向に対して直交する第２方向の厚みにおいて薄い第２部分とを含み、
前記複数の第１絶縁膜は、第２絶縁膜と第３絶縁膜との積層膜であり、あるいは、前記第３絶縁膜で構成されている、半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記第３絶縁膜は、炭素を含む絶縁膜である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第３絶縁膜は、ＳｉＯＣを含む絶縁膜である、請求項２に記載の半導体記憶装置。
【請求項４】
前記第３絶縁体部と前記複数の第１導電膜との間に設けられ、前記第３絶縁体部よりも誘電率の高い第５絶縁体部をさらに備え、
前記複数の第１柱状体の下端部に最も近い前記第３絶縁体部と前記第５絶縁体部との間の境界における前記複数の第１柱状体の径は、前記複数の第１柱状体の下端部における前記第４絶縁体部の外周の径と等しいかそれよりも小さい、請求項１に記載の半導体記憶装置。
【請求項５】
前記第１柱状体と同じ構成を有し、前記第１半導体部が前記積層体の下にあるソース層と電気的に分離されている第２柱状体をさらに備え、
前記第２柱状体の下端部に最も近い前記第５絶縁体部と前記第３絶縁体部との間の境界における前記第２柱状体の径は、前記ソース層内にある前記第２柱状体の直下で前記第１方向に突出している導電体の外周の径と等しいかそれよりも小さい、請求項１に記載の半導体記憶装置。
【請求項６】
前記第３絶縁体部と前記複数の第１導電膜との間に設けられ、前記第３絶縁体部よりも誘電率の高い第５絶縁体部をさらに備え、
前記第１方向に対して垂直方向の断面において、前記第３絶縁体部と前記第５絶縁体部との境界における前記第１柱状体の径は、前記複数の第１絶縁膜と前記第４絶縁体部との境界における前記第１柱状体の径と等しいかそれよりも小さい、請求項１に記載の半導体記憶装置。
【請求項７】
前記第３絶縁膜は、前記第１方向において、前記第２絶縁膜を挟むように前記第２絶縁膜の両側に設けられているか、あるいは、前記第３絶縁膜は、前記第１方向において、前記第２絶縁膜によって挟まれるように前記第２絶縁膜の中心に設けられている、請求項１に記載の半導体記憶装置。
【請求項８】
前記積層体から露出されたコンタクト領域の前記複数の第１絶縁膜を貫通し、前記複数の第１絶縁膜のそれぞれに被覆された前記複数の第１導電膜に接続される複数のコンタクトをさらに備え、
前記コンタクト領域において前記第３絶縁膜は、前記複数の第１導電膜と前記第２絶縁膜との間の第４絶縁膜と、前記第２絶縁膜上にある第５絶縁膜とを含み、
前記第４絶縁膜は、前記第５絶縁膜よりも厚い、請求項１に記載の半導体記憶装置。
【請求項９】
第１方向に交互に積層された複数の第１導電膜と複数の第１絶縁膜とを含む積層体と、
前記積層体内を前記第１方向に延在する第１半導体部、該第１半導体部と前記積層体との間に設けられた第１絶縁体部、前記第１絶縁体部と前記積層体との間に設けられた第２絶縁体部、前記第２絶縁体部と前記複数の第１導電膜との間に設けられた第３絶縁体部、および、前記第２絶縁体部と前記複数の第１絶縁膜との間に設けられた第４絶縁体部、を含む複数の第１柱状体とを備え、
前記第２絶縁体部は、前記第１絶縁体部と前記第１導電膜との間に設けられた第１部分と、前記第１絶縁体部と前記第１絶縁膜との間に設けられ、前記第１部分よりも前記第１方向に対して直交する第２方向の厚みにおいて薄い第２部分とを含み、
前記複数の第１絶縁膜は、第２絶縁膜と第３絶縁膜との積層膜であり、あるいは、前記第３絶縁膜で構成され、
前記第１方向の断面において、前記第１部分と前記第３絶縁体部との間の境界の前記第１方向の第１長さは、前記第２部分と前記第４絶縁体部との間の境界の延長線上における前記第１部分の第２長さよりも長い、半導体記憶装置。
【請求項１０】
前記第１方向の断面において、前記第１部分と前記第１絶縁体部との間の境界における前記第１部分の前記第１方向の第３長さは、前記第２長さよりも長い、請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイでは、電荷捕獲膜を共有する隣接する複数のメモリセル間において電荷の漏洩が問題となっていた。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開第２０２１／０２６５３７２号公報
米国特許公開第２０２１／０２６５３８５号公報
米国特許公開第２０２１／０２９６３５４号公報
米国特許公開第２０１８／０１５１５８８号公報
米国特許公開第２０１７／００６９６４７号公報
米国特許公開第２０２１／０３９１３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセル間において電荷の漏洩を抑制し、セルサイズを縮小することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１方向に交互に積層された複数の第１導電膜と複数の第１絶縁膜とを含む積層体を備える。複数の第１柱状体は、積層体内を第１方向に延在する第１半導体部、第１半導体部と積層体との間に設けられた第１絶縁体部、第１絶縁体部と積層体との間に設けられた第２絶縁体部、第２絶縁体部と複数の第１導電膜との間に設けられた第３絶縁体部、および、第２絶縁体部と複数の第１絶縁膜との間に設けられた第４絶縁体部、を含む。第２絶縁体部は、第１絶縁体部と第１導電膜との間に設けられた第１部分と、第１絶縁体部と第１絶縁膜との間に設けられ、第１部分よりも第１方向に対して直交する第２方向の厚みにおいて薄い第２部分とを含む。複数の第１絶縁膜は、第２絶縁膜と第３絶縁膜との積層膜であり、あるいは、第３絶縁膜で構成されている。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
積層体を示す模式平面図。
メモリセルアレイを例示する模式断面図。
図３の４－４線に沿った断面図。
図３の５－５線に沿った断面図。
図３の破線枠の部分を拡大した断面図。
第２実施形態によるメモリセルアレイを例示する模式断面図。
第３実施形態によるメモリセルアレイを例示する模式断面図。
第４実施形態によるメモリセルアレイを例示する模式断面図。
第５実施形態によるメモリセルアレイを例示する模式断面図。
第６実施形態によるメモリセルアレイを例示する模式断面図。
第７実施形態によるメモリセルアレイを例示する模式断面図。
第８実施形態によるメモリセルアレイの階段部分２ｓを例示する模式断面図。
第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１７に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１９に続く、半導体記憶装置の製造方法の一例を示す断面図。
第６実施形態による半導体記憶装置の製造方法の一例を示す断面図。
第９実施形態によるメモリセルアレイを例示する模式断面図。
第１０実施形態によるメモリセルアレイを例示する模式断面図。
第９実施形態による半導体記憶装置の製造方法の一例を示す断面図。
図２４に続く、半導体記憶装置の製造方法の一例を示す断面図。
図２５に続く、半導体記憶装置の製造方法の一例を示す断面図。
図２６に続く、半導体記憶装置の製造方法の一例を示す断面図。
図２７に続く、半導体記憶装置の製造方法の一例を示す断面図。
第１１実施形態によるメモリセルアレイを例示する模式断面図。
第１実施形態による柱状体の下端部の構成例を示す断面図。
柱状体の下端部の他の構成例を示す断面図。
柱状体の下端部の他の構成例を示す断面図。
柱状体の下端部の構成例１を第９実施形態に適用した構成例を示す断面図。
柱状体の下端部の構成例２を第９実施形態に適用した構成例を示す断面図。
柱状体の下端部の構成例２を第９実施形態に適用した構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｚ方向は第１方向の例である。Ｘ方向またはＹ方向は第２方向の例である。
【０００９】
半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。
【００１０】
ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁層３５とを備える。
（【００１１】以降は省略されています）

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