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公開番号2025067016
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2023176651
出願日2023-10-12
発明の名称高性能逆導通半導体装置
出願人個人
代理人
主分類H10D 84/80 20250101AFI20250417BHJP()
要約【課題】
5～25kV級の高耐圧逆導通IGBTの機械強度および耐圧と損失とのトレードオフを改善し、素子製作や稼働時において素子損傷が少ない高強度の高耐圧低損失の素子構造で、逆導通IGBT特有のスナップバック現象を解消もしくは許容範囲に抑制できる占有面積の小さい素子構造を提案する。
【解決手段】
平坦な表面と凹凸を有する裏面を持つワイドギャップ半導体逆導通IGBTにおいて、凸対応部にIGBTを、凹対応部にMOSFETを設け両者を並列接続して逆導通IGBT標準セルを構成備せしめ、このパイロット機能付き標準セルのみで活性領域を構成する。
【選択図】図2

特許請求の範囲【請求項１】
ワイドギャップ半導体で構成されたＩＧＢＴチップを有する逆導通ＩＧＢＴ半導体装置であり、前記ＩＧＢＴチップが複数の逆導通ＩＧＢＴ標準セルを有する活性領域と前記活性領域をとり巻く耐圧構造体を有している逆導通ＩＧＢＴ半導体装置において、
前記活性領域の一方のチップ主表面には、ＭＯＳ表面部領域が設けられ、前記ＭＯＳ表面部領域の最上部にはエミッタ主電極が設けられており、前記ＭＯＳ表面部領域の裏面に接して第1導電型のドリフト層が設けられ、更に前記ドリフト層の裏面に接して第1導電型のバッファ層が設けられており、
前記バッファ層の裏面にはｐ第２導電型のコレクタ領域と第１導電型の短絡領域（ドレイン領域を兼務）とが互いの領域の側面の一部を接して設けられており、
前記ＩＧＢＴチップの前記活性領域の他方のチップ主表面には複数のトレンチが設けられており、前記トレンチには前記短絡領域がトレンチ底面に露出して設けられており、トレンチ以外の前記他方のチップ主表面には露出して第２導電型の支持領域が前記コレクタ領域の裏面に接して設けられており、
更に前記短絡領域のトレンチ底面露出面に接してドレイン電極が、また前記支持領域の露出面に接してコレクタ電極が設けられ、両電極は電気的に接続されてコレクタ主電極を構成しており、
従って、前記エミッタ主電極と前記コレクタ主電極間の前記トレンチに対向する部分は逆導通ＩＧＢＴのＭＯＳＦＥＴ部を構成し、トレンチ間に対向する部分は逆導通ＩＧＢＴのＩＧＢＴ部を構成し、両者で前記逆導通ＩＧＢＴ標準セルを構成していることを特徴とする半導体装置。
続きを表示（約 640 文字）【請求項２】
［請求項１］において、前記逆導通ＩＧＢＴ標準セルは、パイロット機能付標準セルと呼称され、スナップバック現象のスナップバック電圧Vsbと前記標準セルの前記コレクタ領域の幅Wｐとを関係づけるグラフもしくは前記グラフを導出する解析法を用いて、前記Vsbがスナップバック現象が解消もしくは許容範囲に抑制される所定のVsbに略等しくなるように導出したコレクタ幅Wｐのコレクタ領域を具備した標準セルであり、前記活性領域を前記パイロット機能付標準セルのみで構成したことを特徴とする逆導通半導体装置。
【請求項３】
［請求項１］および［請求項２］において、前記コレクタ領域と前記支持領域の接触面（界面とも呼称）が前記短絡部と前記ドレイン電極の接触面（界面）よりも前記ドリフト層側に設けられていることを特徴とする逆導通半導体装置。
【請求項４】
［請求項１］のワイドギャップ半導体で構成された逆導通ＩＧＢＴ半導体装置の製造方法において、
前記トレンチの製作工程が前記コレクタ領域の製作工程よりも後に実施されることを特徴とする逆導通半導体装置の製造方法。
【請求項５】
〔請求項２〕および〔請求項３〕に記載された逆導通半導体装置において、前記ＭＯＳＦＥＴ部の多数キャリア電流の通電により、内蔵ｐｎ接合ダイオードの温度を劣化抑制温度以上に上昇させた後に所定の電気的諸動作をさせることを特徴とする逆導通半導体装置の動作方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、逆導通半導体装置に係わり、特に高性能の高耐圧ワイドギャップ逆導通半導体装置とその製作方法に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
現在、高耐圧の大電力および中電力用途では、もっぱらシリコン（Ｓｉ）を材料としたＳｉ－ＩＧＢＴ半導体装置が主流であり種々の応用分野で多用されており、6.5ｋＶ級まで製品が供給されている。だが、それ以上の耐圧では、損失等の他の特性との両立が困難であり製品化には至っていない。近年、炭化珪素(ＳｉＣ)などのワイドギャップ半導体材料が高耐圧用途に適した半導体材料として注目され、電気自動車を対象に1.2ｋV級のＳｉＣＭＯＳＦＥＴが開発され実用化が始まっている。それ以上の高耐圧ＳｉＣＭＯＳＦＥＴとしては１０ｋＶ級の素子も開発されているが、特性オン抵抗の温度依存性が大きく高温で消費電力損失が大きくなる等のため未だ製品化には至っていない。
一方,ＳｉＣ－ＩＧＢＴはバイポーラ素子特有の電導度変調効果により大電流域での低損失化が期待でき且つオン特性の温度依存性も小さい点が注目され１０～２０ｋＶ級の高耐圧素子が開発されている。しかし、ビルトイン電圧がＳｉの４倍程度の約2.7Vと大きいためオン電圧３Ｖ程度までは殆ど通電できずオン電圧の低減が要望されるとともに、スイッチング時間特にターンオフ時間の低減によるスイッチング損失の低減が要望されている。
【０００３】
ＩＧＢＴのターンオフ時間を低減できる技術として逆導通ＳｉＩＧＢＴが開発されている。逆導通ＳｉＩＧＢＴは、ｎドリフト層がｐコレクタ層に設けたｎ短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎドリフト層内に残存するキャリアをこのｎ短絡部を介して排除することによりターンオフ時間を短くしスイッチング損失の大幅低減が図れる。逆導通ＳｉＣＩＧＢＴでも同様の効果が期待できる。
【０００４】
また、ＳｉＩＧＢＴではビルトイン電圧が約0.7Vと小さくオン電圧低減の大きな障害になってはいなかったが、ＳｉＣＩＧＢＴの場合は上記のように３Vと大きいため深刻な障害となる。しかし、逆導通ＩＧＢＴの場合は短絡部を介してMOSFETがＩＧＢＴと並列に存在するので、逆導通ＳＩＣＩＧＢＴの場合はビルトイン電圧以下でも短絡部を流れる電流を活用し障害を大幅に緩和できると期待される。
【０００５】
ところで、半導体素子の製作プロセスにおいて製作中のウエーハの損傷を防ぐにはウエーハ強度の確保のために概ね２５０μm以上のウエーハ厚さを維持する必要がある。Ｓｉの場合は臨界電界強度Ecが小さいため耐圧を確保するドリフト層の厚さが耐圧５kＶ以上では約５００μm以上必要とした。しかし、ＳｉＣではEcが大きいため２０ｋVでも約２００μｍ程度であり、コレクタ層などの他の層を加えても強度維持に必要な２５０μmは容易には確保できない状況にある。また強度維持のための単なる素子厚さの増大はオン抵抗などの性能の低下を招くため、高耐圧・高性能と高い製作強度の整合性が良好な素子構造が要請されていた。
【０００６】
そこで、本発明者は〔特許文献１〕で開示したように、素子製作中にＳｉＣ素子の損傷を招かないウエーハ厚さを保持でき且つ素子性能の低下を招かない両者のトレードオフが良好な逆導通ＳｉＣＩＧＢＴ素子構造を提案した。
これは、逆導通ＳｉＣＩＧＢＴチップの表面側にＭＯＳ表面部を設け、裏面側に凹凸を設け、凹部（以下ではトレンチと記述）にはコレクタを設けＭＯＳ表面部と合わせてＩＧＢＴ部を構成し、凸部にはＭＯＳＦＥＴ部を構成して裏面電極（コレクタ電極）で両者を並列接続して逆導通ＩＧＢＴとする構造である。以下では、トレンチにコレクタを設けているので、この構造のＩＧＢＴをトレンチコレクタ逆導通ＩＧＢＴと記述する。
この構造により高耐圧や低オン抵抗などの素子性能をさほど損ねることなくウエーハ厚さを確保でき、ウエーハ強度を維持して素子損傷や破損のリスクを大幅に低減できる。
【０００７】
ところで、開示されている
の従来例１および
の従来例２のＳｉ逆導通ＩＧＢＴの出力特性、すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間電流（以下、Ｉｃｅと記す）の間のＩｃｅ－Ｖｃｅ特性には、オン直前のコレクターエミッタ間電圧がオン直後のコレクターエミッタ間電圧よりも大きいというスナップバック現象が発生する。オン直前のコレクターエミッタ間電圧を
の従来例１ではｋｎｅｅｐｏｉｎｔｖｏｌｔａｇｅと呼び、
の従来例２ではスナップバック前ピーク電圧と呼んでいるが、以下ではスナップバック電圧と呼び、Ｖｓｂと記述する。また、このＶｓｂにおけるコレクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。ところで、これらの逆導通ＩＧＢＴはオン直前から直後に推移するまでの時間すなわちターンオン時間が短いので、スナップバック現象が存在するとターンオン時に急峻な電圧変化（以下ｄＶ／ｄｔと表記）や急峻な電流変化（以下ｄI／ｄｔと表記）を生じる。この結果、回路内に存在する寄生容量Cにより急峻な跳ね上がり電流（Ｃ・ｄｖ／ｄｔ）が、また寄生リアクトルにより急峻な跳ね上がり電圧（Ｌ・ｄＩ／ｄｔ）が生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通ＩＧＢＴを用いた回路に大きな擾乱を招いてしまい誤動作を起したり、場合によっては素子や回路の損傷や破壊に至る。従ってスナップバック現象の解消もしくは許容範囲への抑制は極めて深刻で重要な問題である。
【０００８】
この問題の解決のため、従来例２ではＳｉ逆導通ＩＧＢＴを、逆導通Ｓｉ－ＩＧＢＴ領域とパイロットＩＧＢＴ領域とから構成し改善を図っている。すなわち、チップ内に逆導通ＩＧＢＴ標準セル以外にパイロットＩＧＢＴ領域を設けており、パイロットＩＧＢＴ領域のコレクタの幅を逆導通ＩＧＢＴセルのコレクタの幅よりも大幅に大きくし、ｐコレクタ上のバッファー層の横方向抵抗を大幅に大きくしており、まず小さいＩｃｅでパイロットＩＧＢＴ領域を逆導通ＩＧＢＴ領域に先駆けてスナップバック現象を大幅に抑制もしくは解消してオンするようにしている。
【０００９】
しかし、この従来例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば、引例２の場合、データから読み取ると、３．３ｋＶ設計のＳｉ逆導通ＩＧＢＴ標準セルのｐコレクタ幅が２４０ミクロンメートルであるのに対し、パイロットＩＧＢＴのｐコレクタ幅を約３倍以上の６５０ミクロンメートル以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程度にしている。半導体装置の耐圧が高くなるとスナップバック現象が激しくなり、このパイロットＩＧＢＴのｐコレクタ幅は更に大幅に増加する。この結果、スナップバック現象は解消されるが、所定面積のＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ領域の面積が少なくなるので集積する標準セル数が減少し、オン抵抗が増大するとともにターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能が有効に発揮できなくなってしまう。また、歩留まりなどの経済性の点から素子のチップサイズが通常１５ｍｍｘ１５ｍｍ以下程度に設定されているワイドギャップ半導体の現状では重要な問題である。
【００１０】
そこで、本発明者は〔特許文献２〕に開示するように、パイロットＩＧＢＴのバッファ層構造の詳細解析により適正なバッファ層不純物濃度や厚さにしたり多重バッファ層構造にしたりするとともに、ＳＩＣなどのワイドギャップ半導体を用いて飛躍的にコレクタ層の幅（即ちバッファ層の幅）を低減し標準セル並みに小型化を図ったパイロットＩＧＢＴ機能付き標準セルを提供した。このパイロットＩＧＢＴ機能付き標準セルのみでＳｉＣ逆導通ＩＧＢＴの活性領域を構成することにより、小面積でスナップバック現象の解消もしくは大幅抑制を図った。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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