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公開番号2025048687
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023196052
出願日2023-11-17
発明の名称コンデンサ構造体
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類H10D 1/68 20250101AFI20250326BHJP()
要約【課題】三次元ANDフラッシュメモリデバイス用のコンデンサ構造体を提供する。
【解決手段】コンデンサは、コンデンサアレイ領域100a及びコンデンサ階段領域100bを有する基板100と、基板上に配置されたアレイ下回路(CuA)構造体102と、CuA構造体上に配置された底部導電層104と、底部導電層上に配置された積層構造体106と、複数のピラー構造体112と、を含む。積層構造体は、交互に積層された誘電体層106aと導電層106bと、を含む。コンデンサ階段領域内の導電層は、階段状に配置されている。ピラー構造体は、コンデンサアレイ領域内にアレイ状に配置され、積層構造体および底部導電層を貫通する。導電層のうちの一部は、第1の共通電圧源P1に電気的に接続され、導電層のうちの残りおよび底部導電層は、第2の共通電圧源P2に電気的に接続される。
【選択図】図1A
特許請求の範囲【請求項１】
コンデンサ構造体であって、
コンデンサアレイ領域およびコンデンサ階段領域を有する基板と、
前記基板上に配置されたアレイ下回路構造体と、
前記アレイ下回路構造体上に配置された底部導電層と、
前記底部導電層上に配置され、交互に積層された複数の第１の誘電体層と複数の導電層とを含む積層構造体であって、前記コンデンサ階段領域内の前記複数の導電層が階段状に配置された積層構造体と、
アレイ状に配置され、前記コンデンサアレイ領域内の前記積層構造体および前記底部導電層を貫通する複数のピラー構造体と、
を備え、
前記複数の導電層のうちの一部は第１の共通電圧源に電気的に接続され、前記複数の導電層のうちの残りおよび前記底部導電層は第２の共通電圧源に電気的に接続される、コンデンサ構造体。
続きを表示（約 970 文字）【請求項２】
前記導電層のうちの前記一部は、前記複数の導電層のうちの奇数番目の導電層を含み、前記複数の導電層のうちの前記残りは、前記複数の導電層のうちの偶数番目の導電層を含む、請求項１に記載のコンデンサ構造体。
【請求項３】
少なくとも一対の隣接する導電層が、前記第１の共通電圧源又は前記第２の共通電圧源に電気的に接続される、請求項１に記載のコンデンサ構造体。
【請求項４】
前記底部導電層と、前記複数の導電層のうちの最下部導電層は、前記第１の共通電圧源又はまたは前記第２の共通電圧源に電気的に接続される、請求項１に記載のコンデンサ構造体。
【請求項５】
前記第１の共通電圧源に接続される１つの導電層、前記第２の共通電圧源に接続される隣接する導電層、およびそれらの間の前記第１誘電体層は、容量ユニットを構成する、請求項１に記載のコンデンサ構造体。
【請求項６】
前記コンデンサ階段領域内に位置し、前記複数の導電層および前記底部導電層の上に配置された複数の導電性ピラーをさらに備え、前記複数の導電層および前記底部導電層が、前記複数の導電性ピラーを介して対応する共通電圧源に電気的に接続されるようにしている、請求項１に記載のコンデンサ構造体。
【請求項７】
前記複数のピラー構造体の各々は、第１の絶縁ピラーを備える、請求項１に記載のコンデンサ構造体。
【請求項８】
前記複数のピラー構造体の各々は、前記第１の絶縁ピラー内に配置された第２の絶縁ピラーをさらに備える、請求項７に記載のコンデンサ構造体。
【請求項９】
前記複数のピラー構造体の各々は、
前記第１の絶縁ピラーと前記積層構造体との間、および前記第１の絶縁ピラーと前記底部導電層との間に配置された半導体層と、
前記半導体層と前記積層構造体との間、および前記半導体層と前記底部導電層との間に配置された絶縁層と、
をさらに備える、請求項７に記載のコンデンサ構造体。
【請求項１０】
各々の半導体層は、導電性プラグを介して第３の共通電圧源に電気的に接続される、請求項９に記載のコンデンサ構造体。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体構造体に関するものであり、特にコンデンサ構造体に関するものである。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
三次元ＡＮＤメモリデバイスの場合、アレイの負荷が増加するにつれて、それに応じて高容量への要求が増加する。一般的に、静電容量は、面積に比例するため、三次元ＡＮＤメモリデバイスの占有面積は、それに応じて大きくなる。特に、高容量回路の場合、三次元ＡＮＤメモリデバイスのアレイ構造体の周辺領域にコンデンサを配置すると、これらのコンデンサが占めるチップ面積が大幅に増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
三次元ＡＮＤフラッシュメモリデバイスに適用され、これと一体化され得るコンデンサ構造体を提供する技術が提供される。
【課題を解決するための手段】
【０００４】
本開示は、積層構造体の導電層のうちの一部が、共通電圧源に電気的に接続され、積層構造体の導電層のうちの残りの部分およびその下の底部導電層が、別の共通電圧源に電気的に接続される、コンデンサ構造体を提供する。
【０００５】
本開示のコンデンサ構造体は、基板、アレイ下回路（ＣｕＡ）構造体、底部導電層、積層構造体、および複数のピラー構造体を含む。基板は、コンデンサアレイ領域およびコンデンサ階段領域を有する。アレイ下回路構造体が、基板上に配置される。底部導電層が、アレイ下回路構造体上に配置される。積層構造体は、底部導電層上に配置され、交互に積層された複数の第１の誘電体層と複数の導電層とを含む積層構造体であって、コンデンサ階段領域内の複数の導電層は、階段状に配置される。ピラー構造体は、コンデンサアレイ領域内でアレイ状に配置され、積層構造体および底部導電層を貫通する。導電層のうちの一部は、第１の共通電圧源に電気的に接続され、導電層のうちの残りおよび底部導電層は、第２の共通電圧源に電気的に接続される。
【０００６】
本開示のコンデンサ構造体の一実施形態では、導電層のうちの一部は、複数の導電層のうちの奇数番目の導電層を含み、複数の導電層のうちの残りは、複数の導電層のうちの偶数番目の導電層を含む。
【０００７】
本開示のコンデンサ構造体の一実施形態では、少なくとも一対の隣接する導電層が、第１の共通電圧源又は前記第２の共通電圧源に電気的に接続される。
【０００８】
本開示のコンデンサ構造体の一実施形態では、底部導電層と、複数の導電層のうちの最下部導電層は、第１の共通電圧源又は前記第２の共通電圧源に電気的に接続される。
【０００９】
本開示のコンデンサ構造体の一実施形態では、第１の共通電圧源に接続される１つの導電層、第２の共通電圧源に接続される隣接する導電層、およびそれらの間の第１誘電体層は、容量ユニットを構成する。
【００１０】
本開示のコンデンサ構造体の一実施形態では、コンデンサ構造体は、コンデンサ階段領域内に位置し、複数の導電層および底部導電層内に配置された複数の導電性ピラーをさらに含み、複数の導電層および底部導電層が、複数の導電性ピラーを介して対応する共通電圧源に電気的に接続されるようにしている。
（【００１１】以降は省略されています）

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