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公開番号2024160518
公報種別公開特許公報(A)
公開日2024-11-14
出願番号2023075610
出願日2023-05-01
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 41/40 20230101AFI20241107BHJP()
要約【課題】貼合不良を低減する。
【解決手段】実施形態によれば、半導体記憶装置は、第1方向に離間して積層された複数の第1配線層WL、第1方向に延伸し複数の第1配線層を通過するメモリピラーMP、メモリピラーに電気的に接続された第2配線層BL、複数の第1配線層のいずれかに電気的に接続された第1電極108、及び第2配線層に電気的に接続された第2電極108を含む第1チップ10と、第1電極に貼り合わされた第3電極210、及び第2電極に貼り合わされた第4電極210を含む第2チップ20と、を含む。第1方向における第1電極の長さHmw2は、第1方向における第2電極の長さHmc2よりも大きい。
【選択図】図8
特許請求の範囲【請求項１】
第１方向に離間して積層された複数の第１配線層、前記第１方向に延伸し前記複数の第１配線層を通過するメモリピラー、前記メモリピラーに電気的に接続された第２配線層、前記複数の第１配線層のいずれかに電気的に接続された第１電極、及び前記第２配線層に電気的に接続された第２電極を含む第１チップと、
前記第１電極に貼り合わされた第３電極、及び前記第２電極に貼り合わされた第４電極を含む第２チップと
を備え、
前記第１方向における前記第１電極の長さは、前記第１方向における前記第２電極の長さよりも大きい、
半導体記憶装置。
続きを表示（約 490 文字）【請求項２】
前記第１電極は、下面が前記第３電極に接する第１パッド、及び前記第１パッドの前記下面と対向する上面に接する第１コンタクトプラグを含み、
前記第２電極は、下面が前記第４電極に接する第２パッド、及び前記第２パッドの前記下面と対向する上面に接する第２コンタクトプラグを含み、
前記第１方向における前記第１パッドの長さは、前記第１方向における前記第２パッドの長さよりも大きい、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２電極の前記長さに対する前記第１方向における前記第２コンタクトプラグの長さの比率は４０％以下である、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１電極の前記長さに対する前記第１方向における前記第１コンタクトプラグの長さの比率は３５％以下である、
請求項２に記載の半導体記憶装置。
【請求項５】
前記第１コンタクトプラグ及び前記第２コンタクトプラグの各々のアスペクト比は、１．５以下である、
請求項２に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１３６２７１号公報
特開２０２２－９５３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、貼合不良を低減できる半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に離間して積層された複数の第１配線層、第１方向に延伸し複数の第１配線層を通過するメモリピラー、メモリピラーに電気的に接続された第２配線層、複数の第１配線層のいずれかに電気的に接続された第１電極、及び第２配線層に電気的に接続された第２電極を含む第１チップと、第１電極に貼り合わされた第３電極、及び第２電極に貼り合わされた第４電極を含む第２チップと、を含む。第１方向における第１電極の長さは、第１方向における第２電極の長さよりも大きい。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の全体構成を示すブロック図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路図。
第１実施形態に係る半導体記憶装置の貼合構造の概要を示す斜視図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの平面図。
図４の領域ＥＲの拡大図。
図５のＩＩＸ―ＩＩＸ線に沿って切断した半導体記憶装置の断面図。
図５のＩＸ―ＩＸ線に沿って切断した半導体記憶装置の断面図。
第１実施形態に係る半導体記憶装置に含まれる貼合パッドの断面図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの断面図。
図９のＸ－Ｘ線に沿った断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第２実施形態に係る半導体記憶装置の断面図。
第２実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第２実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第２実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第２実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第３実施形態に係る半導体記憶装置の断面図。
第３実施形態に係る半導体記憶装置に含まれる貼合パッドの断面図。
第３実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第３実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第３実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第３実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第３実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
第３実施形態に係る半導体記憶装置に含まれるアレイチップの製造工程を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１構成
１．１．１半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
（【００１１】以降は省略されています）

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