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公開番号2024160910
公報種別公開特許公報(A)
公開日2024-11-15
出願番号2023118736
出願日2023-07-21
発明の名称半導体デバイス及びその製造方法
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20241108BHJP()
要約【課題】電荷用の導電経路を有してアーク効果を低減することができ、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止する半導体デバイスを提供する。
【解決手段】半導体デバイスは、階段構造SC及び延長部EPを含む。積層構造が誘電体基板50上に配置される。階段構造は、一層ずつ交互に積層された複数の導電層38と、複数の絶縁層54と、を含む。延長部EPは、階段構造SCの下部の階段部分LPの端部に配置されている。延長部の抵抗値は、複数の導電層の抵抗値と異なる。
【選択図】図1F
特許請求の範囲【請求項１】
誘電体基板上に配置された階段構造であって、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを具えている階段構造と、
前記階段構造の下部の階段部分の端部に配置された延長部と
を具えた半導体デバイスであって、
前記延長部の抵抗値が前記複数の導電層の抵抗値と異なる半導体デバイス。
続きを表示（約 700 文字）【請求項２】
前記延長部の抵抗値が前記複数の導電層の抵抗値よりも高い、請求項１に記載の半導体デバイス。
【請求項３】
前記延長部が半導体材料を含み、前記複数の導電層が金属材料を含む、請求項１に記載の半導体デバイス。
【請求項４】
前記下部の階段部分内に配置され、前記下部の階段部分の前記導電層に接続された接続部を更に具えている、請求項１に記載の半導体デバイス。
【請求項５】
前記接続部の幅が前記導電層の厚さよりも小さい、請求項４に記載の半導体デバイス。
【請求項６】
前記階段構造の前記導電層及び前記絶縁層を通って延びる支持ピラーを更に具えている、請求項４に記載の半導体デバイス。
【請求項７】
前記接続部が前記支持ピラーに対してずれている、請求項６に記載の半導体デバイス。
【請求項８】
前記接続部が接続ビアまたは接続壁を具えている、請求項４に記載の半導体デバイス。
【請求項９】
前記階段構造を通って延びる分離壁を更に具え、前記接続壁が延びる方向が、前記分離壁が延びる方向とは異なる、請求項８に記載の半導体デバイス。
【請求項１０】
前記階段構造を通って延びるチャネルピラーと、
前記チャネルピラー内に配置されて前記チャネルピラーに電気接続されている複数の導電性ピラーと、
前記導電層と前記チャネルピラーとの間に配置された電荷蓄積層と
を更に具えている、請求項１に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路、及び集積回路を製造する方法に関するものであり、特に、半導体デバイス、及び半導体デバイスを製造する方法に関するものである。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
関連技術の説明
不揮発性メモリは、記憶しているデータが電源オフ時に消失しないという利点を有するので、パーソナルコンピュータまたは他の電子機器用に広く用いられるメモリとなっている。現在、産業において一般に用いられている三次元メモリは、ＮＯＲ（ノア：否定論理和）及びＮＡＮＤ（ナンド：否定論理積）メモリである。それに加えて、他の種類の三次元メモリはＡＮＤ（アンド：論理積）メモリであり、ＡＮＤメモリは、高い集積度及び高い面積利用率を有する多次元メモリアレイに応用することができ、高速な動作速度という利点を有する。従って、三次元メモリデバイスの開発は、次第に現在の動向となりつつある。しかし、三次元メモリデバイスに関連する多数の挑戦が未だに存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
技術課題
本発明は半導体デバイスを提供し、この半導体デバイスは、電荷用の導電経路を有してアーク効果を低減することができ、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止することができる。
【課題を解決するための手段】
【０００４】
課題の解決策
本発明の好適例によれば、半導体デバイスが階段構造及び延長部を含む。階段構造は誘電体基板上に配置されている。階段構造は、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを含む。延長部は階段構造の下部の階段部分の端部に配置されている。延長部の抵抗値は複数の導電層の抵抗値と異なる。
【０００５】
本発明の好適例によれば、半導体デバイスを製造する方法が次のステップを含む。誘電体基板上に階段構造を形成し、階段構造は、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを含む。階段構造の下部の階段部分の端部に延長部を形成する。延長部の抵抗値は複数の導電層の抵抗値と異なる。
【発明の効果】
【０００６】
以上に基づいて、本発明の好適例では、積層構造の下部に位置する１つ以上の半導体層が、電荷用の導電経路として機能してアーク効果を低減することができ、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止することができる。従って、プロセスの歩留まりを向上させることができる。それに加えて、上記１つ以上の半導体層に、後続する交換プロセスを施して１つ以上の導電層を形成することができ、これらの導電層はゲート層またはダミーゲート層として機能することができる。
【図面の簡単な説明】
【０００７】
図１Ａは、いくつかの実施形態による三次元ＡＮＤフラッシュメモリアレイの回路図であり、図１Ｂは、図１Ａのメモリアレイの一部の部分透視図であり、図１Ｃ及び図１Ｄは、図１Ｂの直線Ｉ－Ｉ’に沿って切り取った断面図であり、図１Ｅは、図１Ｂ、図１Ｃ、図１Ｄの直線ＩＩ－ＩＩ’における上面図であり、図１Ｆ～図１Ｉは、種々の階段構造の断面図である。
図２Ａ～図２Ｉは、本発明の一実施形態による半導体デバイスを製造する方法を示す概略断面図である。
図３Ａ及び図３Ｂは、本発明の一実施形態によるメモリデバイスのいくつかの階段構造の上面図である。
図４Ａ～図４Ｆは、本発明の他の実施形態による、メモリデバイスを製造する方法の概略断面図である。
図５Ａ及び図５Ｂは、本発明の他の実施形態によるメモリデバイスのいくつかの階段構造の上面図である。
【発明を実施するための形態】
【０００８】
実施形態の説明
図１Ａは、いくつかの実施形態による三次元ＡＮＤフラッシュメモリアレイの回路図である。図１Ｂは、図１Ａのメモリアレイの一部の部分透視図である。図１Ｃ及び図１Ｄは、図１Ｂの直線Ｉ－Ｉ’に沿って切り取った断面図である。図１Ｅは、図１Ｂ、図１Ｃ、図１Ｄの直線ＩＩ－ＩＩ’における上面図である。
【０００９】
図１Ａは、行及び列の形に配列された垂直ＡＮＤメモリアレイ１０の２つのブロックＢＬＯＣＫ
(i)
及びＢＬＯＣＫ
(i+1)
の概略図である。ブロックＢＬＯＣＫ
(i)
はメモリアレイＡ
(i)
を含む。メモリアレイＡ
(i)
の１つの行（例えば、(ｍ＋１)番目の行）は、共通のワード線（例えば、ＷＬ
(i)
m+1
）を有する一組のＡＮＤメモリセル２０である。各行（例えば、(ｍ＋１)番目の行）内のメモリアレイＡ
(i)
のＡＮＤメモリセル２０が、共通のワード線（例えば、ＷＬ
(i)
m+1
）に対応し、異なるソースピラー（例えば、ＳＰ
(i)
n
及びＳＰ
(i)
n+1
）及びドレインピラー（例えば、ＤＰ
(i)
n
及びＤＰ
(i)
n+1
）に結合され、これにより、これらのＡＮＤメモリセル２０は、論理的には、共通のワード線（例えば、ＷＬ
(i)
m+1
）に沿った行内に配列されている。
【００１０】
メモリアレイＡ
(i)
の１つの列（例えば、ｎ番目の列）は、共通のソースピラー（例えば、ＳＰ
(i)
n
）及び共通のドレインピラー（例えば、ＤＰ
(i)
n
）を有する一組のＡＮＤメモリセルである。各列（例えば、ｎ番目の列）内のメモリアレイＡ
(i)
のＡＮＤメモリセル２０は、異なるワード線（例えば、ＷＬ
(i)
m+1
及びＷＬ
(i)
m
）に対応し、共通のソースピラー（例えば、ＳＰ
(i)
n
）及び共通のドレインピラー（例えば、ＤＰ
(i)
n
）に結合されている。従って、メモリアレイＡ
(i)
のＡＮＤメモリセル２０は、論理的には、共通のソースピラー（例えば、ＳＰ
(i)
n
）及び共通のドレインピラー（例えば、ＤＰ
(i)
n
）に沿った列内に配列されている。物理的レイアウトでは、適用される製造方法に応じて、これらの列または行は、高密度化または他の理由で、絡ませてハニカムパターンまたは他のパターンに配列することができる。
（【００１１】以降は省略されています）

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