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公開番号2024168821
公報種別公開特許公報(A)
公開日2024-12-05
出願番号2023085789
出願日2023-05-24
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/30 20230101AFI20241128BHJP()
要約【課題】電気特性の劣化を抑制しつつチップサイズを縮小化することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、第1プラグと、第1配線と、第2配線と、第2プラグと、第3プラグと、第3配線とを備える。第1プラグは、基板の上方に設けられ、基板の上面に交差する第1方向に延びる。第1配線は、第1プラグ上に設けられ、銅を含有する。第2配線は、第1プラグ下に設けられている。第2プラグは、第1プラグに対して第1方向に交差する第2方向に位置し、第1プラグの上端と異なる高さの上端と、第1プラグの下端と同じ高さの下端とを有する。第3プラグは、第2プラグ上に設けられ、第1方向に延び、タングステンを含有する。第3配線は、第2プラグ下に設けられている。
【選択図】図1
特許請求の範囲【請求項１】
基板と、
前記基板の上方に設けられ、前記基板の上面に交差する第１方向に延びる第１プラグと、
前記第１プラグ上に設けられ、銅を含有する第１配線と、
前記第１プラグ下に設けられた第２配線と、
前記第１プラグに対して前記第１方向に交差する第２方向に位置し、前記第１プラグの上端と異なる高さの上端と、前記第１プラグの下端と同じ高さの下端とを有する第２プラグと、
前記第２プラグ上に設けられ、前記第１方向に延び、タングステンを含有する第３プラグと、
前記第２プラグ下に設けられた第３配線とを備える、
半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第２プラグの上端は、前記第１プラグの上端よりも上方に位置し、
前記半導体装置は、前記第１配線上に設けられ、前記第２プラグの上端と同じ高さの上端を有する第４プラグを更に備える、請求項１に記載の半導体装置。
【請求項３】
前記第２プラグは、前記第３プラグの直下に設けられている、請求項１に記載の半導体装置。
【請求項４】
前記第１プラグおよび前記第２プラグは、同一の材料を含有する、請求項１に記載の半導体装置。
【請求項５】
前記第２プラグは、前記第１プラグよりも外径が大きい、請求項１に記載の半導体装置。
【請求項６】
前記第２配線および前記第３配線は、同一の材料を含有する、請求項１に記載の半導体装置。
【請求項７】
前記第１配線下に設けられ、前記第１プラグおよび前記第２プラグにより貫通された絶縁層を更に備える、請求項１に記載の半導体装置。
【請求項８】
前記第１方向に積層され互いに絶縁された複数の電極層を含み、前記第３プラグ上に位置し前記第３プラグと電気的に接続された第１領域と、前記第１領域に対して前記第２方向の反対側に位置するとともに前記第４プラグの上方に位置する第２領域と、を有する積層膜と、
前記第２領域内に設けられ、前記第１方向に延びる第１半導体層と、前記第１半導体層と前記複数の電極層との間に設けられた第１電荷蓄積層と、を含む第１柱状部と、
前記第４プラグと前記第１柱状部との間に設けられ、前記第１方向に延びる第５プラグとを更に備える、請求項２に記載の半導体装置。
【請求項９】
前記第１配線は、ビット線である、請求項８に記載の半導体装置。
【請求項１０】
前記第２方向に延び、前記積層膜を分断する第１分断部と、
前記第３プラグを間に挟んで前記第１分断部に対して前記第１方向および前記第２方向に交差する第３方向に位置し、前記第２方向に延び、前記積層膜を分断する第２分断部と、
前記第１分断部と前記第２分断部との間において前記第３プラグに対して前記第３方向または前記第３方向の反対側に位置し、前記第３プラグの上端と同じ高さの上端と、前記第３プラグの下端と同じ高さの下端とを有し、タングステンを含有する第６プラグと、
前記第６プラグ下に設けられ、前記第２プラグの上端と同じ高さの上端と、前記第２プラグの下端と同じ高さの下端とを有する第７プラグと、
前記第７プラグ下に設けられた第４配線とを更に備える、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体装置を製造する際に、電気特性の劣化を抑制しつつチップサイズを縮小化することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－２５９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気特性の劣化を抑制しつつチップサイズを縮小化することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、第１プラグと、第１配線と、第２配線と、第２プラグと、第３プラグと、第３配線とを備える。第１プラグは、基板の上方に設けられ、基板の上面に交差する第１方向に延びる。第１配線は、第１プラグ上に設けられ、銅を含有する。第２配線は、第１プラグ下に設けられている。第２プラグは、第１プラグに対して第１方向に交差する第２方向に位置し、第１プラグの上端と異なる高さの上端と、第１プラグの下端と同じ高さの下端とを有する。第３プラグは、第２プラグ上に設けられ、第１方向に延び、タングステンを含有する。第３配線は、第２プラグ下に設けられている。
【図面の簡単な説明】
【０００６】
実施形態による半導体装置を示す断面図である。
実施形態による半導体装置の積層膜を示す平面図である。
実施形態による半導体装置の電極層を示す分解図である。
実施形態による半導体装置のコンタクトプラグを示す横断面図である。
実施形態による半導体装置のコンタクトプラグを示す縦断面図である。
実施形態による半導体装置の柱状部を示す断面図である。
実施形態による半導体装置の配線レイアウトを示す平面図である。
実施形態による半導体装置の配線レイアウトを示す断面図である。
実施形態による半導体装置の製造方法を示す断面図である。
図９に続く、実施形態による半導体装置の製造方法を示す断面図である。
実施形態による半導体装置の製造方法の詳細を示す断面図である。
図１１に続く、実施形態による半導体装置の製造方法を示す断面図である。
第１比較例による半導体装置の製造方法を示す断面図である。
第２比較例による半導体装置の製造方法を用いて製造される半導体装置の配線レイアウトを示す平面図である。
第２比較例による半導体装置の製造方法を用いて製造される半導体装置の配線レイアウトを示す断面図である。
図１２に続く、実施形態による半導体装置の製造方法を示す断面図である。
変形例による半導体装置を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図１７において、同一の構成には同一の符号を付し、重複する説明は省略する。本明細書において、複数のビアプラグの高さを表現するために用いられる「同じ」との用語は、厳密に同じ場合に限定されず、実質的に同じ場合も含む。
【０００８】
図１は、実施形態による半導体装置を示す断面図である。
【０００９】
図１の半導体装置は、例えば３次元半導体メモリである。図１の半導体装置は、回路部分１と、回路部分１上に設けられたアレイ部分２とを備える。アレイ部分２は、複数のメモリセルを含むメモリセルアレイを備える。回路部分１は、メモリセルアレイを制御するＣＭＯＳ回路を備える。図１の半導体装置は、例えば、回路部分１を含む回路ウェハと、アレイ部分２を含むアレイウェハとを貼り合わせることで製造される。図１は、回路部分１（回路ウェハ）とアレイ部分２（アレイウェハ）との貼合面Ｓを示している。
【００１０】
図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の一例である。－Ｘ方向は、第１方向に交差する第２方向の一例である。Ｙ方向は、第１方向および第２方向に交差する第３方向の一例である。
（【００１１】以降は省略されています）

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