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公開番号2024162941
公報種別公開特許公報(A)
公開日2024-11-21
出願番号2023100446
出願日2023-06-20
発明の名称メモリデバイス
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類H10B 43/20 20230101AFI20241114BHJP()
要約【課題】3次元ANDフラッシュメモリまたは3次元NORフラッシュメモリなどのメモリデバイスを提供する。
【解決手段】メモリデバイス500は、第1チップ510と、第2チップ520と、を備える。第1チップは、複数のソース線スイッチSLT1、SLT2と、複数のビット線スイッチBLT1、BLT2と、複数のページバッファPB1、PB2と、複数の感知増幅器SA1、SA2とを有する。第1チップは、複数の第1パッドを有する。第2チップは、複数のメモリセルを有し、複数のメモリセルブロック521、522を形成する。複数の第2パッドは、第2チップの第1面上にあり、メモリセルブロックの複数のローカルビット線LBL0～LBL3及び複数のローカルソース線LSL0～LSL3にそれぞれ接続されている。第1パッドの各々は、対応する第2パッドに接続されている。
【選択図】図5
特許請求の範囲【請求項１】
メモリデバイスであって、
複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する第１チップであって、前記第１チップが複数の第１パッドを有する、第１チップと、
複数のメモリセルブロックを形成するための複数のメモリセルを有する第２チップであって、前記第２チップの第１面が、前記複数のメモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する、第２チップとを備え、
前記第１パッドの各々が、対応する前記第２パッドの各々に接続されている、メモリデバイス。
続きを表示（約 1,000 文字）【請求項２】
前記第２チップが、前記複数のメモリセルブロックにそれぞれ対応する複数のＸアドレスデコーダを有する、請求項１に記載のメモリデバイス。
【請求項３】
前記複数のソース線スイッチが、複数のソース線スイッチ群に分割され、前記複数のビット線スイッチが、複数のビット線スイッチ群に分割され、前記複数のソース線スイッチ群の各々、および前記複数のビット線スイッチ群の各々が、前記メモリセルブロックの各々に対応する、請求項１に記載のメモリデバイス。
【請求項４】
前記メモリセルブロックの各々が、前記Ｘアドレスデコーダの各々にそれぞれ対応する、請求項３に記載のメモリデバイス。
【請求項５】
前記メモリセルブロックの各々が、対応する前記ソース線スイッチ群、対応する前記ビット線スイッチ群、対応する前記感知増幅器、および対応する前記Ｘアドレスデコーダと積層されている、請求項４に記載のメモリデバイス。
【請求項６】
前記感知増幅器の各々が、対応する前記ページバッファの各々、および対応する前記ビット線スイッチ群の各々に接続されている、請求項３に記載のメモリデバイス。
【請求項７】
前記複数のローカルビット線と、前記複数のローカルソース線とが、同じサイズを有し、前記ローカルビット線と、隣接する前記ローカルソース線との各々が、実質的に同じ寄生容量値を有する、請求項１に記載のメモリデバイス。
【請求項８】
前記ローカルビット線の各々と、前記ローカルソース線の各々とが、対応する前記メモリセルブロックの上方に交互に並列に配置されている、請求項１に記載のメモリデバイス。
【請求項９】
前記複数の第２パッドが、前記複数のローカルビット線および前記複数のローカルソース線の上方にそれぞれ形成され、複数の導電ビアを介して前記複数のローカルビット線および前記複数のローカルソース線に電気的に接続されている、請求項７に記載のメモリデバイス。
【請求項１０】
前記第１チップ内に配置され、複数のシリコン貫通ビアに接続され、前記複数のシリコン貫通ビアを介して外部電子デバイスとの間で複数の制御信号および電力信号を送受信する周辺回路をさらに備える、請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリデバイスに関し、特に、複数のチップを積層することによって形成されたメモリデバイスに関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
３次元ＡＮＤフラッシュメモリでは、回路レイアウトの面積を節約するために、いくつかのメモリブロックが感知増幅器を共有してもよい。しかしながら、これにより、感知増幅器の数はメモリのアクセス帯域幅に影響を及ぼす。
【０００３】
従来技術では、小さいサイズのメモリセルブロックの設計は、メモリセルのアクセス速度を高速化し得る。しかしながら、１つの感知増幅器を複数のメモリセルブロックと共有することにより、グローバルビット線の長さが長くなり、信号伝送インピーダンスが過度に高くなる。過度に高い信号伝送インピーダンスは、多くの場合、メモリのデータ感知速度のボトルネックであり、読み出し効率を効果的に改善することができない原因となる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、メモリセル間のグローバルビット線に接続された感知増幅器の伝送インピーダンスを効果的に低減することができるメモリデバイスを提供する。
【課題を解決するための手段】
【０００５】
本開示のメモリデバイスは、第１チップと第２チップとを備える。第１チップは、複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する。第１チップは、複数の第１パッドを有する。第２チップは、複数のメモリセルを有し、複数のメモリセルブロックを形成する。第２チップの第１面は、メモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する。第１パッドの各々は、対応する第２パッドに接続されている。
【発明の効果】
【０００６】
以上に基づき、本開示のメモリデバイスは、異なる２つのチップを組み合わせて形成される。ソース線スイッチ、ビット線スイッチ、ページバッファ、および感知増幅器は、第１チップ内に配置され、メモリセルブロックは、第２チップ内に配置されている。第１チップ上の複数の第１パッドを第２チップ上の複数の第２パッドに接続することにより、メモリデバイスの回路ループ全体を完成させてもよい。加えて、感知増幅器は、第１パッドおよび第２パッドを介して対応するメモリセルブロックのグローバルビット線に電気的に接続されてもよく、グローバルビット線の長さおよび伝送インピーダンスを低減し、メモリデバイスの動作効率を改善する。
【図面の簡単な説明】
【０００７】
本開示の一実施形態によるメモリデバイスの概略図を示す。
【０００８】
本開示の一実施形態によるメモリデバイスの３次元構造の概略図を示す。
【０００９】
本開示の一実施形態によるメモリデバイスのパッドの構造の３次元概略図を示す。
【００１０】
本開示の一実施形態によるメモリデバイスのパッドの概略上面図を示す。
（【００１１】以降は省略されています）

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