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公開番号2024148610
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2023061890
出願日2023-04-06
発明の名称電子回路及び計算装置
出願人株式会社東芝
代理人弁理士法人iX
主分類H10N 60/10 20230101AFI20241010BHJP()
要約【課題】性能を向上可能な電子回路及び計算装置を提供する。
【解決手段】実施形態によれば、電子回路は、素子部を含む。前記素子部は、第1カプラと、第1共振器と、第1導電部材と、を含む。前記第1カプラは、第1量子ビット及び第2量子ビットと容量結合可能である。前記第1カプラは、ループを含む。前記第1共振器は、前記ループと誘導結合可能である。前記第1導電部材は、前記第1共振器と容量結合可能である。前記第1導電部材に、前記第1共振器を励起させる励起信号が入力される。
【選択図】図1
特許請求の範囲【請求項１】
第１量子ビット及び第２量子ビットと容量結合可能な第１カプラであって、前記第１カプラは、ループを含む、前記第１カプラと、
前記ループと誘導結合可能な第１共振器と、
前記第１共振器と容量結合可能な第１導電部材であって、前記第１導電部材に、前記第１共振器を励起させる励起信号が入力される、前記第１導電部材と、
を含む素子部を備えた電子回路。
続きを表示（約 1,800 文字）【請求項２】
前記第１量子ビットは、第１ビット周波数を有し、
前記第２量子ビットは、第２ビット周波数を有し、
前記第１共振器の共振特性は、第１周波数と、前記第１周波数よりも高い第２周波数と、を含み、
前記第１周波数において、前記共振特性の強度は、前記共振特性の最大値の０．１倍であり、
前記第２周波数において、前記共振特性の前記強度は、前記最大値の０．１倍であり、
前記第１周波数は、前記第１ビット周波数と前記第２ビット周波数との和よりも低く、
前記第２周波数は、前記和よりも高い、請求項１に記載の電子回路。
【請求項３】
第１面を含む第１基体と、
第２面を含む第２基体と、
をさらに備え、
前記第２面の少なくとも一部は、前記第１面の少なくとも一部と対向し、
前記第１カプラ及び前記第１共振器は、前記第１面に設けられ、
前記第１導電部材は、前記第２面に設けられた、請求項１または２に記載の電子回路。
【請求項４】
第１面を含む第１基体と、
第２面を含む第２基体と、
をさらに備え、
前記第２面の少なくとも一部は、前記第１面の少なくとも一部と対向し、
前記第１カプラは、前記第１面に設けられ、
前記第１共振器及び前記第１導電部材は、前記第２面に設けられた、請求項１または２に記載の電子回路。
【請求項５】
前記ループは、
第１カプラジョセフソン接合と、
第２カプラジョセフソン接合と、
第３カプラジョセフソン接合と、
前記第１カプラジョセフソン接合の一部と前記第３カプラジョセフソン接合の一部との間の第１カプラ導電部と、
前記第２カプラジョセフソン接合の一部と前記第３カプラジョセフソン接合の他部との間の第２カプラ導電部と、
を含み、
前記第１カプラジョセフソン接合の他部は、前記第２カプラジョセフソン接合の他部と接続され、
前記第１カプラ導電部は、前記第１量子ビットと容量結合可能であり、
前記第２カプラ導電部は、前記第２量子ビットと容量結合可能である、請求項１に記載の電子回路。
【請求項６】
前記素子部は、前記第１量子ビット及び前記第２量子ビットをさらに含み、
前記第１量子ビットは、第１ビットジョセフソン接合及び第１ビット導電部を含み、
前記第１ビット導電部の一部は、前記第１ビットジョセフソン接合と接続され、
前記第１ビット導電部の他部は、前記第１カプラ導電部と容量結合可能であり、
前記第２量子ビットは、第２ビットジョセフソン接合及び第２ビット導電部を含み、
前記第２ビット導電部の一部は、前記第２ビットジョセフソン接合と接続され、
前記第２ビット導電部の他部は、前記第２カプラ導電部と容量結合可能である、請求項５に記載の電子回路。
【請求項７】
請求項１に記載の電子回路と、
前記第１導電部材に前記励起信号を供給可能な制御部と、
を備えた計算装置。
【請求項８】
前記第１量子ビットは、第１ビット周波数を有し、
前記第２量子ビットは、第２ビット周波数を有し、
前記第１共振器の共振特性は、第１周波数と、前記第１周波数よりも高い第２周波数と、を含み、
前記第１周波数において、前記共振特性の強度は、前記共振特性の最大値の０．１倍であり、
前記第２周波数において、前記共振特性の前記強度は、前記最大値の０．１倍であり、
前記第１周波数は、前記第１ビット周波数と前記第２ビット周波数との和よりも低く、
前記第２周波数は、前記和よりも高く、
前記励起信号は、前記和の周波数のパルスを含む、請求項７に記載の計算装置。
【請求項９】
前記制御部は、前記励起信号を前記第１導電部材に供給することで、前記第１量子ビット及び前記第２量子ビットに関する２量子ビットゲートを実行可能である、請求項８に記載の計算装置。
【請求項１０】
前記ループ内の空間の磁束を制御可能な磁束制御部をさらに備えた、請求項７に記載の計算装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、電子回路及び計算装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
例えば、複数の非線形素子を含む電子回路が計算装置に用いられる。電子回路及び計算装置において、性能の向上が望まれる。
【先行技術文献】
【非特許文献】
【０００３】
Daniel L. Campbell, Archana Kamal, Leonardo Ranzani, Michael Senatore, Matthew LaHaye, Modular tunable coupler for superconducting qubits, arXiv:2207.06607 (2022).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、性能を向上可能な電子回路及び計算装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、電子回路は、素子部を含む。前記素子部は、第１カプラと、第１共振器と、第１導電部材と、を含む。前記第１カプラは、第１量子ビット及び第２量子ビットと容量結合可能である。前記第１カプラは、ループを含む。前記第１共振器は、前記ループと誘導結合可能である。前記第１導電部材は、前記第１共振器と容量結合可能である。前記第１導電部材に、前記第１共振器を励起させる励起信号が入力される。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る電子回路を例示する模式的平面図である。
図２は、第１実施形態に係る電子回路の一部を例示する模式的平面図である。
図３は、第１実施形態に係る電子回路を例示する等価回路である。
図４は、第１実施形態に係る電子回路の特性を例示するグラフである。
図５（ａ）～図５（ｃ）は、第１実施形態に係る電子回路を例示する模式図である。
図６（ａ）～図６（ｃ）は、第１実施形態に係る電子回路を例示する模式図である。
図７（ａ）～図７（ｃ）は、第１実施形態に係る電子回路を例示する模式図である。
図８は、第１実施形態に係る電子回路を例示する等価回路である。
図９（ａ）～図９（ｃ）は、第１実施形態に係る電子回路を例示する模式図である。
図１０（ａ）～図１０（ｅ）は、第１実施形態に係る電子回路の一部を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る電子回路を例示する模式的平面図である。
図１に示すように、実施形態に係る電子回路１１０は、素子部１０Ｅを含む。素子部１０Ｅは、第１カプラ１０Ｃと、第１共振器２１と、第１導電部材３１と、を含む。素子部１０Ｅは、第１量子ビット５１Ｂ及び第２量子ビット５２Ｂを含んでも良い。
【０００９】
第１カプラ１０Ｃは、第１量子ビット５１Ｂ及び第２量子ビット５２Ｂと容量結合可能である。第１カプラ１０Ｃは、ループ１０ＬＰを含む。
【００１０】
第１共振器２１は、ループ１０ＬＰと誘導結合可能である（図１に例示する誘導結合２１Ｉ）。第１導電部材３１は、第１共振器２１と容量結合可能である（図１に例示する容量結合３１Ｃ）。第１導電部材３１に、第１共振器２１を励起させる励起信号Ｓｉｇ１が入力される。
（【００１１】以降は省略されています）

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