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公開番号2024164650
公報種別公開特許公報(A)
公開日2024-11-27
出願番号2023080287
出願日2023-05-15
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/40 20230101AFI20241120BHJP()
要約【課題】歩留りを向上させる。
【解決手段】一実施形態のメモリデバイスは、第1方向に互いに離れて並ぶ複数の第1導電体層と、第1方向に延び、複数の第1導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、第1方向に見て複数の第1導電体層及びメモリピラーを囲み、複数の第1導電体層のうちの少なくとも1つの第1導電体層の延長と交差する第1導電部材145と、を備える。第1導電部材の第1方向における第1端は、第1方向に見て第1導電部材の長手方向に凹凸形状を有する。
【選択図】図14

特許請求の範囲【請求項１】
第１方向に互いに離れて並ぶ複数の第１導電体層と、
前記第１方向に延び、前記複数の第１導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
前記第１方向に見て前記複数の第１導電体層及び前記メモリピラーを囲み、前記複数の第１導電体層のうちの少なくとも１つの第１導電体層の延長と交差する第１導電部材と、
前記第１方向に見て前記複数の第１導電体層及び前記メモリピラーを囲み、前記第１導電部材の前記第１方向における第１端と接する第２導電部材と、
を備え、
前記第１導電部材及び前記第２導電部材は、前記第１方向に見て前記第１導電部材及び前記第２導電部材の長手方向に沿って、前記第１方向における互いに異なる２つの位置で交互に、前記第１方向に互いに接している、
メモリデバイス。
続きを表示（約 710 文字）【請求項２】
前記第１導電部材及び前記第２導電部材は、前記第１方向における前記２つの位置の間で、前記第１導電部材及び前記第２導電部材の長手方向に互いに更に接している、
請求項１記載のメモリデバイス。
【請求項３】
前記第２導電部材の側面を覆う第１絶縁部材を更に備え、
前記第１絶縁部材は、前記第１方向における互いに異なる２つの位置の間で、前記第１導電部材及び前記第２導電部材の間に介在している、
請求項１記載のメモリデバイス。
【請求項４】
第１方向に互いに離れて並ぶ複数の第１導電体層と、
前記第１方向に延び、前記複数の第１導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
前記第１方向に見て前記複数の第１導電体層及び前記メモリピラーを囲み、前記複数の第１導電体層のうちの少なくとも１つの第１導電体層の延長と交差する第１導電部材と、
を備え、
前記第１導電部材の前記第１方向における第１端は、前記第１方向に見て前記第１導電部材の長手方向に凹凸形状を有する、
メモリデバイス。
【請求項５】
前記第１方向に見て前記複数の第１導電体層及び前記メモリピラーを囲みかつ前記第１導電部材と離れて並び、前記複数の第１導電体層の各々の延長と交差する第３導電部材を更に備え、
前記第３導電部材の前記第１方向における第１端は、前記第１導電部材の前記第１端と前記第１方向における同じ側で、前記第１方向に見て前記第３導電部材の長手方向に平坦形状を有する、
請求項４記載のメモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－５１１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの歩留りを向上させる。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１方向に互いに離れて並ぶ複数の第１導電体層と、上記第１方向に延び、上記複数の第１導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、上記第１方向に見て上記複数の第１導電体層及び上記メモリピラーを囲み、上記複数の第１導電体層のうちの少なくとも１つの第１導電体層の延長と交差する第１導電部材と、を備える。上記第１導電部材の上記第１方向における第１端は、上記第１方向に見て上記第１導電部材の長手方向に凹凸形状を有する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図。
第１実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
第１実施形態に係るメモリデバイスのコア領域に設けられる部材、並びに壁領域及び外周領域に設けられる壁構造の平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスのブロック領域の平面レイアウトの一例を示す、図６の領域ＶＩＩにおける平面図。
第１実施形態に係るメモリデバイスのブロック領域の断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスのブロック領域の断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図。
第１実施形態に係るメモリデバイスのメモリピラーの断面構造の一例を示す、図８のＸ－Ｘ線に沿った断面図。
第１実施形態に係るメモリデバイスの壁領域及び外周領域の平面レイアウトの一例を示す、図６の領域ＸＩにおける平面図。
第１実施形態に係るメモリデバイスの壁領域の断面構造の一例を示す、図１１のＸＩＩ－ＸＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスの壁領域の断面構造の一例を示す、図１１のＸＩＩＩ－ＸＩＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスの壁領域の断面構造の一例を示す、図１１のＸＩＶ－ＸＩＶ線に沿った断面図。
第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスの壁領域及び外周領域の平面レイアウトの一例を示す平面図。
第２実施形態に係るメモリデバイスの壁領域の断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図。
第２実施形態に係るメモリデバイスの壁領域の断面構造の一例を示す、図２７のＸＸＩＸ－ＸＸＩＸ線に沿った断面図。
第２実施形態に係るメモリデバイスの壁領域の断面構造の一例を示す、図２７のＸＸＸ－ＸＸＸ線に沿った断面図。
第１変形例に係るメモリデバイスの壁領域及び外周領域の平面レイアウトの一例を示す平面図。
第１変形例に係るメモリデバイスの壁領域の断面構造の一例を示す、図３１のＸＸＸＩＩ－ＸＸＸＩＩ線に沿った断面図。
第１変形例に係るメモリデバイスの壁領域の断面構造の一例を示す、図３１のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿った断面図。
第２変形例に係るメモリデバイスの壁領域及び外周領域の平面レイアウトの第１例を示す平面図。
第２変形例に係るメモリデバイスの壁領域及び外周領域の平面レイアウトの第２例を示す平面図。
第３変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．第１実施形態
１．１構成
１．１．１メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤ
ＴＭ
カードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【００１０】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
（【００１１】以降は省略されています）

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