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公開番号2024172210
公報種別公開特許公報(A)
公開日2024-12-12
出願番号2023089773
出願日2023-05-31
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/20 20230101AFI20241205BHJP()
要約【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第1配線層と、第2配線層と、メモリセルアレイ層と、第1絶縁層とを備える。メモリセルアレイ層は、第1方向に並ぶ複数の第1導電層と、複数の第1導電層と対向する第1半導体層と、複数の第1導電層と第1半導体層との間に設けられた第1電荷蓄積層と、第1方向に延伸する第1及び第2コンタクトとを備える。第2配線層は、第1半導体層の一端に接続された第2導電層を備える。第1配線層は、第1及び第2コンタクトに接続された第1及び第2電極を備える。第1及び第2電極の基板側の面の少なくとも一部は、第1方向において、第2導電層の基板と反対側の面よりも、基板に近い。第1電極の基板と反対側の面は、第1絶縁層によって覆われない領域を備える。第2電極の基板と反対側の面は、第1絶縁層によって、全面が覆われている。
【選択図】図9
特許請求の範囲【請求項１】
基板と、
第１配線層と、
前記基板と前記第１配線層との間に設けられた第２配線層と、
前記基板と前記第２配線層との間に設けられたメモリセルアレイ層と、
前記第１配線層に対して前記基板と反対側に設けられた第１絶縁層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第１方向に延伸する第１コンタクトと、
前記第１方向に延伸する第２コンタクトと
を備え、
前記第２配線層は、
前記第１半導体層の一端に電気的に接続された第２導電層
を備え、
前記第１配線層は、
前記第１コンタクトに電気的に接続された第１電極と、
前記第２コンタクトに電気的に接続された第２電極と
を備え、
前記第１電極の前記基板側の面の少なくとも一部、及び、前記第２電極の前記基板側の面の少なくとも一部は、前記第１方向において、前記第２導電層の前記基板と反対側の面よりも、前記基板に近く、
前記第１電極の前記基板と反対側の面は、前記第１絶縁層によって覆われない領域を備え、
前記第２電極の前記基板と反対側の面は、前記第１絶縁層によって、全面が覆われている
半導体記憶装置。
続きを表示（約 2,300 文字）【請求項２】
前記第１方向と交差する第２方向に並ぶ第１メモリプレーン及び第２メモリプレーンを含み、
前記第１メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と、前記第１半導体層と、前記第１電荷蓄積層とを備え、
前記第２メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と前記第２方向に離間し、前記第１方向に並ぶ複数の第３導電層と、
前記第１方向に延伸し、前記複数の第３導電層と対向する第２半導体層と、
前記複数の第３導電層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備え、
前記第２電極は、前記第１メモリプレーンと前記第２メモリプレーンとの間に設けられている
請求項１記載の半導体記憶装置。
【請求項３】
前記第１メモリプレーンにおいて、前記第２配線層は、
前記第２導電層を備え、
前記第２メモリプレーンにおいて、前記第２配線層は、
前記第２半導体層の一端に電気的に接続された第４導電層を備え、
前記第１メモリプレーン及び前記第２メモリプレーンの間において、前記第２配線層は、前記第２導電層及び前記第４導電層と離間した第５導電層を備え、
前記第５導電層は、
前記第１方向及び前記第２方向と交差する第３方向に並ぶ、複数の開口部を備え、
前記第２電極の少なくとも一部は、前記第１方向から見て、前記複数の開口部のいずれかの内側に、前記第５導電層と離間して設けられている
請求項２記載の半導体記憶装置。
【請求項４】
前記第２電極は、
前記第２コンタクトの一端部と接する第１部分と、
前記第１方向から見て前記第１部分と重ならない位置に設けられ、前記第２導電層より前記基板から遠い位置に設けられた第２部分と、
前記第１部分及び前記第２部分に接続され、前記第１部分から前記第２部分にかけて延伸する第３部分と
を備える
請求項１記載の半導体記憶装置。
【請求項５】
前記第１電極に接するボンディングワイヤを備える
請求項１記載の半導体記憶装置。
【請求項６】
前記第２導電層は、多結晶シリコンを含む
請求項１記載の半導体記憶装置。
【請求項７】
前記第１配線層は、前記第２導電層に電気的に接続された配線を備える
請求項１記載の半導体記憶装置。
【請求項８】
基板と、
第１配線層と、
前記基板と前記第１配線層との間に設けられた第２配線層と、
前記基板と前記第２配線層との間に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
前記複数の第１導電層と前記第１半導体層との間に設けられた第１電荷蓄積層と、
前記第１方向に延伸する第１コンタクトと、
前記第１方向に延伸する第２コンタクトと
を備え、
前記第２配線層は、
前記第１半導体層の一端に電気的に接続された第２導電層と、
前記第２コンタクトの一端に接続され、前記第１方向と交差する第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向における長さが、前記第２導電層の前記第２方向及び前記第３方向の長さよりも小さい第１導電部材と
を備え、
前記第１配線層は、
前記第１コンタクトに電気的に接続された第１電極と、
前記第１方向において前記第１導電部材から離間し、前記第１導電部材の前記基板と反対側の面を全面にわたって覆う他の導電層と
を備える半導体記憶装置。
【請求項９】
前記メモリセルアレイ層は、
前記第１方向に延伸する第３コンタクト
を備え、
前記第２配線層は、
前記第３コンタクトの一端に接続され、前記第２方向及び前記第３方向における長さが前記第２導電層の前記第２方向及び前記第３方向の長さよりも小さい第２導電部材
を備え、
前記他の導電層は、
前記第１方向において前記第２導電部材から離間し、前記第１導電部材及び前記第２導電部材の前記基板と反対側の面を全面にわたって覆う
請求項８記載の半導体記憶装置。
【請求項１０】
前記第２方向に並ぶ第１メモリプレーン及び第２メモリプレーンを含み、
前記第１メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と、前記第１半導体層と、前記第１電荷蓄積層とを備え、
前記第２メモリプレーンにおいて、前記メモリセルアレイ層は、
前記複数の第１導電層と前記第２方向に離間し、前記第１方向に並ぶ複数の第３導電層と、
前記第１方向に延伸し、前記複数の第３導電層と対向する第２半導体層と、
前記複数の第３導電層と前記第２半導体層との間に設けられた第２電荷蓄積層と
を備え、
前記第１導電部材は、前記第１メモリプレーンと前記第２メモリプレーンとの間に設けられている
請求項８記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開２０２２／００６９０９３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、第１配線層と、基板と第１配線層との間に設けられた第２配線層と、基板と第２配線層との間に設けられたメモリセルアレイ層と、第１配線層に対して基板と反対側に設けられた第１絶縁層とを備える。メモリセルアレイ層は、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と第１半導体層との間に設けられた第１電荷蓄積層と、第１方向に延伸する第１コンタクトと、第１方向に延伸する第２コンタクトとを備える。第２配線層は、第１半導体層の一端に電気的に接続された第２導電層を備える。第１配線層は、第１コンタクトに電気的に接続された第１電極と、第２コンタクトに電気的に接続された第２電極とを備える。第１電極の基板側の面の少なくとも一部、及び、第２電極の基板側の面の少なくとも一部は、第１方向において、第２導電層基板と反対側の面よりも、基板に近い。第１電極の基板と反対側の面は、第１絶縁層によって覆われない領域を備える。第２電極の基板と反対側の面は、第１絶縁層によって、全面が覆われている。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。
同半導体記憶装置の構成を示す模式的な側面図である。
同半導体記憶装置の構成を示す模式的な平面図である。
同半導体記憶装置の構成を示す模式的なブロック図である。
同半導体記憶装置の一部の構成を示す模式的な回路図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
同半導体記憶装置の一部の構成を示す模式的な底面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図である。
図７のＡ１－Ａ１´線及び図８のＢ１－Ｂ１´線に対応する模式的な断面図である。
図７のＡ２－Ａ２´線及び図８のＢ２－Ｂ２´線に対応する模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
同半導体記憶装置の製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
同半導体記憶装置の一部の構成を示す模式的な平面図及び断面図である。
同半導体記憶装置の製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同製造方法を説明するための模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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