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公開番号2024179299
公報種別公開特許公報(A)
公開日2024-12-26
出願番号2023098039
出願日2023-06-14
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20241219BHJP()
要約【課題】回路面積の増加を抑制するメモリデバイスを提供する。
【解決手段】メモリデバイスにおいて、ロウデコーダモジュール15は、複数のロウデコーダRD0、RD1、…を含む。ロウデコーダの個数は、ブロックBLKの個数に対応する。複数のロウデコーダの各々は、同等の構成を有する。ロウデコーダRD0は、ブロックデコーダBD_C、BD_U、及びBD_L、並びに転送スイッチWLSW_C、WLSW_U、及びWLSW_Lを含む。転送スイッチWLSW_Cは、トランジスタTR0～TR7を含む。トランジスタの各々の第1端は、それぞれワード線を介してブロックBLK0に接続される。トランジスタの各々の第2端は、それぞれ配線CG0～CG7を介してドライバモジュール14に接続される。トランジスタの各々のゲートは、配線BLKSEL_Cを介してブロックデコーダBD_Cに接続される。
【選択図】図3
特許請求の範囲【請求項１】
第１メモリセルアレイを含む第１チップと、
第２メモリセルアレイを含み、前記第１チップと接する第２チップと、
制御回路を含み、前記第２チップと接する第３チップと、
を備え、
前記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含み、
前記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含み、
前記制御回路は、
前記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、
前記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、
前記第２トランジスタのゲート及び前記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、
前記第５トランジスタの状態を切り替えるように構成された第１デコーダと、
前記第６トランジスタの状態を、前記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、
を含む、
メモリデバイス。
続きを表示（約 2,200 文字）【請求項２】
前記制御回路は、第３デコーダを更に含み、
前記第３デコーダは、
前記第５トランジスタの状態がオン状態になる場合、又は前記第６トランジスタの状態がオン状態になる場合に、前記第７トランジスタの状態をオン状態にし、
前記第５トランジスタの状態がオフ状態になり、かつ前記第６トランジスタの状態がオフ状態になる場合に、前記第７トランジスタの状態をオフ状態にする
ように構成された、
請求項１記載のメモリデバイス。
【請求項３】
前記第１デコーダは、第１情報に基づき、前記第５トランジスタのゲートに第１信号を供給するように構成され、
前記第２デコーダは、第２情報に基づき、前記第６トランジスタのゲートに第２信号を供給するように構成され、
前記第３デコーダは、前記第１情報及び前記第２情報に基づき、前記第７トランジスタのゲートに第３信号を供給するように構成された、
請求項２記載のメモリデバイス。
【請求項４】
前記第１デコーダは、前記第１情報を記憶する第１ラッチを含み、
前記第２デコーダは、前記第２情報を記憶する第２ラッチを含む、
請求項３記載のメモリデバイス。
【請求項５】
前記第１情報は、前記第１トランジスタ及び前記第２トランジスタの良否を示し、
前記第２情報は、前記第３トランジスタ及び前記第４トランジスタの良否を示す、
請求項３記載のメモリデバイス。
【請求項６】
前記第１デコーダは、第１配線を介して前記第５トランジスタのゲートに接続され、
前記第２デコーダは、第２配線を介して前記第６トランジスタのゲートに接続され、
前記第３デコーダは、第３配線を介して前記第７トランジスタのゲートに接続される、
請求項２記載のメモリデバイス。
【請求項７】
前記第１メモリセルアレイは、前記第１トランジスタ及び前記第２トランジスタとは直列接続されることなく、直列接続された第８トランジスタ及び第９トランジスタを更に含み、
前記第２メモリセルアレイは、前記第３トランジスタ及び前記第４トランジスタとは直列接続されることなく、直列接続された第１０トランジスタ及び第１１トランジスタを更に含み、
前記制御回路は、
前記第８トランジスタのゲートと電気的に接続された第１端を有する第１２トランジスタと、
前記第１０トランジスタのゲートと電気的に接続された第１端を有する第１３トランジスタと、
前記第９トランジスタのゲート及び前記第１１トランジスタのゲートと電気的に接続された第１端を有する第１４トランジスタと、
を更に含み、
前記第１デコーダは、前記第５トランジスタの状態、及び前記第１２トランジスタの状態を切り替えるように構成され、
前記第２デコーダは、前記第６トランジスタの状態、及び前記第１３トランジスタの状態を、前記第５トランジスタの状態、及び前記第１２トランジスタの状態と独立に切り替えるように構成された、
請求項２記載のメモリデバイス。
【請求項８】
前記第１デコーダは、
第１情報に基づき、前記第５トランジスタのゲート及び前記第１２トランジスタのゲートに第１信号を供給し、
第３情報に基づき、前記第５トランジスタのゲート及び前記第１２トランジスタのゲートに第４信号を供給する
ように構成され、
前記第２デコーダは、
第２情報に基づき、前記第６トランジスタのゲート及び前記第１３トランジスタのゲートに第２信号を供給し、
第４情報に基づき、前記第６トランジスタのゲート及び前記第１３トランジスタのゲートに第５信号を供給する
ように構成され、
前記第３デコーダは、
前記第１情報及び前記第２情報に基づき、前記第７トランジスタのゲート及び前記第１４トランジスタのゲートに第３信号を供給し、
前記第３情報及び前記第４情報に基づき、前記第７トランジスタのゲート及び前記第１４トランジスタに第６信号を供給する
ように構成された、
請求項７記載のメモリデバイス。
【請求項９】
前記第１デコーダは、
前記第１情報を記憶する第１ラッチと、
前記第３情報を記憶する第３ラッチと、
を含み、
前記第２デコーダは、
前記第２情報を記憶する第２ラッチと、
前記第４情報を記憶する第４ラッチと、
を含む、
請求項８記載のメモリデバイス。
【請求項１０】
前記第１情報は、前記第１トランジスタ及び前記第２トランジスタの良否を示し、
前記第２情報は、前記第３トランジスタ及び前記第４トランジスタの良否を示し、
前記第３情報は、前記第８トランジスタ及び前記第９トランジスタの良否を示し、
前記第４情報は、前記第１０トランジスタ及び前記第１１トランジスタの良否を示す、
請求項８記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。３次元のメモリ構造と、メモリ構造を制御するためのＣＭＯＳ回路とは、別々のチップに設けられる場合がある。この場合、メモリデバイスは、３次元のメモリ構造が設けられたメモリチップと、ＣＭＯＳ回路が設けられた回路チップとが貼合されることによって形成される。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１１８９３３５号明細書
米国特許第１０８１１３９３号明細書
米国特許第１１１７０８５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路面積の増加を抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１メモリセルアレイを含む第１チップと、第２メモリセルアレイを含み、上記第１チップと接する第２チップと、制御回路を含み、上記第２チップと接する第３チップと、を備える。上記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含む。上記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含む。上記制御回路は、上記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、上記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、上記第２トランジスタのゲート及び上記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、上記第５トランジスタの状態を切り替えるように構成された第１デコーダと、上記第６トランジスタの状態を、上記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
第１実施形態に係るメモリセルアレイの構成の一例を示す回路図。
第１実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
第１実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図。
第１実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図。
第１実施形態に係るブロックデコーダの第３部分の構成の一例を示す回路図。
第１実施形態に係るメモリデバイスの貼合構造の一例を示す斜視図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第１実施形態に係るメモリピラーの断面構造の一例を示す、図８の領域ＩＸの断面図。
第１実施形態に係るメモリセルトランジスタの断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。
第１実施形態に係るメモリデバイスにおける部分バッドブロック情報のセット動作の一例を示すタイミングチャート。
第１実施形態に係るメモリデバイスにおけるブロック選択動作の一例を示すタイミングチャート。
第２実施形態に係るメモリデバイスのメモリセルアレイの構成の一例を示す回路図。
第２実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第３実施形態に係るメモリセルアレイの構成の一例を示すブロック図。
第３実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
第３実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図。
第３実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図。
第４実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図。
第４実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図。
第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第１例を示す回路図。
第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第１例を示す回路図。
第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第２例を示す回路図。
第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第２例を示す回路図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
また、本明細書において、符号Ｘの末尾に“ｎ”が付される符号Ｘｎがある場合、当該符号Ｘｎに対応する構成には、符号Ｘに対応する構成に印加される電圧レベルと異なる電圧レベルが印加されるものとする。
【００１０】
また、本明細書において、「ノード」は、「配線」と読み替えてもよい。「ノードの論理レベル」は、「配線に供給される信号の論理レベル」と読み替えてもよい。
（【００１１】以降は省略されています）

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