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公開番号2025009449
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2023112458
出願日2023-07-07
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 51/20 20230101AFI20250110BHJP()
要約【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層(120)と、半導体層に対向するゲート電極(110)と、半導体層及びゲート電極の間に設けられ、酸素(O)及びハフニウム(Hf)を含む第1絶縁膜(131)と、第1絶縁膜及びゲート電極の間に設けられた第2絶縁膜(133)と、を備える。第1絶縁膜は、第1添加物領域(134)と、第2添加物領域(135)と、メモリ領域(136)と、を備える。第1添加物領域及び第2添加物領域は、それぞれ、ルテニウム(Ru)、チタン(Ti)、モリブデン(Mo)、タンタル(Ta)、タングステン(W)、及び、白金(Pt)からなる群から選ばれる少なくとも一つの添加元素を含む。メモリ領域は添加元素を含まず、又は、メモリ領域における添加元素の濃度は、第1添加物領域における第2の添加元素の濃度よりも低い。
【選択図】図4
特許請求の範囲【請求項１】
半導体層と、
前記半導体層に対向するゲート電極と、
前記半導体層及び前記ゲート電極の間に設けられ、酸素（Ｏ）、ハフニウム（Ｈｆ）及び第１の添加元素を含み、結晶構造として直方晶を含む第１絶縁膜と、
前記第１絶縁膜及び前記ゲート電極の間に設けられた第２絶縁膜と
を備え、
前記第１絶縁膜は、
第１添加物領域と、
前記第１添加物領域及び前記ゲート電極の間に設けられた第２添加物領域と、
前記第１添加物領域及び前記第２添加物領域の間に設けられたメモリ領域と
を備え、
前記第１添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第２の添加元素を含み、
前記第２添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第３の添加元素を含み、
前記メモリ領域は前記第２の添加元素を含まず、又は、前記メモリ領域における前記第２の添加元素の濃度は、前記第１添加物領域における前記第２の添加元素の濃度よりも低く、
前記メモリ領域は前記第３の添加元素を含まず、又は、前記メモリ領域における前記第３の添加元素の濃度は、前記第２添加物領域における前記第３の添加元素の濃度よりも低い
半導体記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１絶縁膜は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの前記第１の添加元素を含む
請求項１記載の半導体記憶装置。
【請求項３】
前記第１添加物領域は、前記第１絶縁膜の前記半導体層側の面を含み、
前記第２添加物領域は、前記第１絶縁膜の前記ゲート電極側の面を含む
請求項１記載の半導体記憶装置。
【請求項４】
前記第１絶縁膜は、前記第２添加物領域及び前記ゲート電極の間に設けられた領域を備え、
前記第１添加物領域は、前記第１絶縁膜の前記半導体層側の面を含み、
前記領域は、前記第１絶縁膜の前記ゲート電極側の面を含む
請求項１記載の半導体記憶装置。
【請求項５】
前記第１添加物領域における前記第２の添加元素の濃度は、６．２×１０
２１
個／ｃｍ
３
以下であり、
前記第２添加物領域における前記第３の添加元素の濃度は、６．２×１０
２１
個／ｃｍ
３
以下である
請求項１記載の半導体記憶装置。
【請求項６】
前記第１添加物領域と前記第２添加物領域との間の距離は、８ｎｍ以上である
請求項１記載の半導体記憶装置。
【請求項７】
積層方向に交互に積層された複数の導電層及び複数の絶縁層と、
前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層及び前記半導体層の間に設けられ、前記積層方向に延伸し、酸素（Ｏ）及びハフニウム（Ｈｆ）を含み、結晶構造として直方晶を含む絶縁膜と、
前記絶縁膜及び前記半導体層の間に設けられ、前記積層方向に延伸する界面層と
を備え、
前記界面層は、
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の第１部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられた複数の第２部分と
を備え、
前記複数の第２部分から前記半導体層までの距離は、前記複数の第１部分から前記半導体層までの距離よりも大きい
半導体記憶装置。
【請求項８】
前記複数の第２部分から前記半導体層までの距離と、前記複数の第１部分から前記半導体層までの距離と、の差は、２ｎｍ以上である
請求項７記載の半導体記憶装置。
【請求項９】
前記絶縁膜は、
前記積層方向において前記複数の導電層に対応する複数の位置に設けられた複数の第３部分と、
前記積層方向において前記複数の絶縁層に対応する複数の位置に設けられた複数の第４部分と
を備え、
前記複数の第４部分から前記半導体層までの距離は、前記複数の第３部分から前記半導体層までの距離よりも大きい
請求項７記載の半導体記憶装置。
【請求項１０】
前記半導体層の前記複数の導電層側の面に沿って、且つ、前記複数の絶縁層に対応して前記積層方向に並ぶ複数の絶縁部材を備え、
前記界面層は、前記半導体層及び前記複数の絶縁部材の前記複数の導電層側の面に沿って前記積層方向に延伸し、
前記絶縁膜は、前記界面層の前記複数の導電層側の面に沿って前記積層方向に延伸する
請求項７記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
複数のメモリトランジスタを含む半導体記憶装置が知られている。これら複数のメモリトランジスタのゲート絶縁膜には、例えば、窒化シリコン（Ｓｉ
３
Ｎ
４
）等の絶縁性の電荷蓄積層、フローティングゲート等の導電性の電荷蓄積層、強誘電体膜等の、データを記憶可能なメモリ部が設けられている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４８２１４号広報
特開２０２２－１４５０４９号広報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、半導体層と、半導体層に対向するゲート電極と、半導体層及びゲート電極の間に設けられ、酸素（Ｏ）、ハフニウム（Ｈｆ）及び第１の添加元素を含み、結晶構造として直方晶を含む第１絶縁膜と、第１絶縁膜及びゲート電極の間に設けられた第２絶縁膜と、を備える。第１絶縁膜は、第１添加物領域と、第１添加物領域及びゲート電極の間に設けられた第２添加物領域と、第１添加物領域及び第２添加物領域の間に設けられたメモリ領域と、を備える。第１添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第２の添加元素を含む。第２添加物領域は、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、及び、白金（Ｐｔ）からなる群から選ばれる少なくとも一つの第３の添加元素を含む。メモリ領域は第２の添加元素を含まず、又は、メモリ領域における第２の添加元素の濃度は、第１添加物領域における第２の添加元素の濃度よりも低い。メモリ領域は第３の添加元素を含まず、又は、メモリ領域における第３の添加元素の濃度は、第２添加物領域における第３の添加元素の濃度よりも低い。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの模式的な平面図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
図３の一部を拡大して示す模式的な断面図である。
メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
メモリセルＭＣの分極率について説明するための模式的なグラフである。
メモリセルＭＣの状態について説明するための模式的な断面図である。
メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。
メモリセルＭＣの状態について説明するための模式的な断面図である。
メモリセルＭＣの状態について説明するための模式的なエネルギーバンド図である。
第１実施形態の効果について説明するための模式的なエネルギーバンド図である。
第１実施形態の効果について説明するための模式的なエネルギーバンド図である。
第１実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の製造方法について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第６実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第７実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
（【００１１】以降は省略されています）

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