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公開番号2025013682
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2024198085
出願日2024-11-13
発明の名称スーパージャンクションMOSFET
出願人個人
代理人
主分類H10D 30/66 20250101AFI20250117BHJP()
要約【課題】
シリコン基板に形成した開口幅が小さくアスペクト比が大きなトレンチを、開口部の閉塞を防ぎつつ、高速のエピタキシャル成長により埋め込む方法を提供する。
【解決手段】
高アスペクト比のトレンチが形成されたシリコン基板を選択エピタキシャル成長によりトレンチ開口部に閉塞が生じないように成長温度を950℃から1050℃の範囲に設定し、高濃度の塩化シランをシリコンソースとする反応ガスに塩化水素ガスをトレンチのアスペクト比に応じた量を添加して閉塞が生じない範囲で高速な成長速度でトレンチをエピタキシャル成長で埋め込む。
【選択図】図1

特許請求の範囲【請求項１】
スーパージャンクションＭＯＳＦＥＴ（ＳJＭＯＳＦＥＴ）において、p型ピラーの上下方向の側壁の形状が平坦で、上部から底部までその幅が一定である構造を有することを特徴とするＳJＭＯＳＦＥＴであって、このＳJＭＯＳＦＥＴは、トレンチフィル型の製造方法を用いて製造されるが、従来おこなわれてきたｎ/ｎ+型基板のｎ型エピタキシャル層にストライプ状のトレンチを形成しｐ型エピタキシャル成長でｐ型ピラーを形成するのではなく、p／ｎ／ｎ+構造のエピタキシャル基板を用い、ｐ型エピタキシャル層を貫通しｎ型エピタキシャル層の中央下部にトレンチの底部が位置するようにトレンチをＲＩＥ等により形成し、そのトレンチを、ボイドや結晶欠陥が生じない、また、ｐ型ピラーとのチャージインバランスが生じないｎ型ドーパント濃度のエピタキシャル成長で埋め込み、直方体に近い形状のｐ型、ｎ型のピラーが交互に配列されたスーパージャンクション(ＳＪ)構造が形成されていることを特徴とするスーパージャンクションＭＯＳＦＥＴ。
続きを表示（約 410 文字）【請求項２】
ＳＪ構造を請求項１の製法により形成するにあたり、p型エピタキシャル層にストライプ状のトレンチを形成する工程において、トレンチの幅に対し、トレンチに挟まれるp型シリコン層にはボイドや結晶欠陥が生ずる心配がないので、その幅をトレンチの幅に対してトレンチ加工の精度、品質に問題がない範囲で狭くすることが可能であるので、その範囲でｐ型カラムの幅を狭くして、ＳＪ構造のｐｎカラムのセルピッチを小さくすることを特徴とするＳＪ構造の製造方法であって、ｎ型およびｐ型ピラーの寸法に対して計算から求められるチャージインバランスが生じないｎ型ピラーとｐ型ピラーの不純物濃度になるように、p／ｎ／ｎ+基板のp層とｎ層、及び、ｎ型トレンチ埋め込み層の不純物濃度をドーピングすることにより、素子のリーク電流を抑制し、目的とする耐圧を確保することを特徴とする請求項１に記載のＳＪ構造を特徴とするスーパージャンクションＭＯＳＦEＴ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有する半導体装置に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
近年、ＳｉＣやＧａＮを用いたパワー半導体の実用化が進んできている。しかし、Ｓｉパワー半導体が３００ｍｍφ基板を用いて製造されるようになっていることもあり、コストパフォーマンスではＳｉ系に追いついてはいない。スーパージャンクションMＯＳＦＥＴ（Super Junction ＭＯＳＦEＴ：ＳＪＭＯＳ）では、３００ｍｍφ化でエピタキシャル成長工程のコストが約２分の１になり、マルチエピ法のエピ層を１２層前後に多層化し微細化を実現しオン抵抗やコスト低減がおこなわれている。Insulated Gate Bipolar Transistor（ＩＧＢＴ）では、ダイオードを組み込んでワンチップ化したＲＣ‐ＩＧＢＴ技術によりＩＧＢＴのモジュールのコスト低減が進んでいる。
【０００３】
しかし、３００ｍｍφ化の大口径化は徐々に実現されているが、更なる微細化などによるＳｉパワー半導体素子の更なる性能向上を目指した開発活動は停滞している。その一例として、トレンチフィル型のＳＪＭＯＳの開発は極少数で行われているだけである。２００８年の後４、５年の間に、４，５社が新世代のＳＪＭＯＳ製品をトレンチフィル型の素子で販売した。しかし、その次の高性能世代のＳＪＭＯＳでは多くの会社は、再び、マルチエピ型の製品に戻されている。その後、インフィニオンがオン抵抗の極めて低いマルチエピ型のＳＪＭＯＳ(Ｃ７)を販売して以降、１０年近く、それを超える高性能のＳＪＭＯＳの製品は出てきていなかった。
【０００４】
２００８年頃に大手パワー半導体メーカーが製品化したトレンチフィル型のシリコンのＳＪＭＯＳの製造技術は非特許文献１に沿ったトレンチ開口部の閉塞をＨＣＬによりエッチバックするＤＲＡＭのトレンチキャパシターの製法、或いは、ＬＰＣＶＤのトレンチ埋め込む手法を用いた技術に沿った製法のものであった。２００ｍｍφからスリップ対策で輻射加熱型枚葉エピタキシャル装置の生産性の低下をロードロック機構、高速成長によりカバーして製品製造に採用されている。トレンチ開口部で局所的に成長速度が大きくならないようにするために反応律速的な成長が望ましいとの考えは初期のトレンチフィルの特許で説明され、アウレニウスプロットなどにも触れられているが（特許文献１）、成長億度の低下に対する具体的な対応については特許文献２まで無かった。
トレンチフィルエピタキシャル成長技術は、装置メーカーのＡＭＡＴプロセス技術者ではなくデバイスメーカーの技術者が開発を行っていた。そのためか、シリコンエピタキシャル成長を低圧条件で行おうとした。枚葉装置では１０分の１気圧以下の低圧条件では気相均一反応やウォールデポの問題が生じ、ＬＰＣＶＤのように平均自由工程を上げられず、開口部での閉塞や低成長速度の問題で生産性を上げることができなかった。成長面へのソースの輸送についての定量的検討はそれまでは装置メーカーが主におこなってきたが、装置メーカーの技術者がステップ形状をした成長面へ一様なエピタキシャル成長を行うための詳細な検討が行われることはなかった。このことが、トレンチフィルエピタキシャル技術の実用化は現実的でないとの認識が定着した背景ではないかと思われる。
【０００５】
シリコン系パワー半導体ではコスト低減に有効な３００ｍｍφウエーハでの製造が拡大し、ＩＧＢＴとＭＯＳＦＥＴの製造のコスト低減は進んできている。ＩＧＢＴについてはＲＣ‐ＩＧＢＴ技術によるモジュール段階での省エネルギー化も進められている。オン抵抗の低減については、６００Ｖ級のスイッチング素子として用いられるスーパージャンクションＭＯＳＦＥＴの製造を３００ｍｍφ化してエピタキシャル工程コストが半減するので、マルチエピを１２層程度に多層化し微細化と低コスト化を実現している。ＧａＮ on Si基板を用いた素子が徐々に用いられるようになってきている。２００ｍｍφ化が一部で進められているが、電流量の大きな素子には対応が難しい面もあり、シリコンのスーパージャンクションの３００ｍｍφ化も進められ生産量も増えている。
【先行技術文献】
【特許文献】
【０００６】
特開２００１－１２７２８９号公報
特許第７３０３９７１号公報
【非特許文献】
【０００７】
Ｓ.Ｙａｍａｕｃｈｉ,ｅｔ.ａｌ,Ｐｒｏｃ.ＩＳＰＳＤ２００１,ｐ３６３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
スーパージャンクションＭＯＳＦＥＴの製造法の開発が盛んに進められていた２００８年頃には、製造法の比較で、マルチエピ法に比べて、ディープトレンチ法は、１）微細化が容易である、２）工程数が少ない、３）低コストでの製造が可能である点がメリットと思われていた。
しかし、その後のディープトレンチ法の開発においては、ボイドの発生が生じないようにエピタキシャル成長でトレンチを埋め込むためには、エピタキシャル成長速度を極めて低速にする必要があると認識されるようになり、微細化についても、トレンチ開口部に閉塞が起こり易くマルチエピ法以上の微細化ができていない状況となっている。
従来からシリコンエピタキシャル成長のプロセス技術の開発、指導をしてきた装置メーカーのプロセス技術者の活動が無くなり、デバイスメーカーのエピタキシャル技術者が技術開発を行うようになったことが、ディープトレンチ法の微細化、生産性向上ができなかった背景にあると思われる。デバイスメーカーの大半ではシリコンソースにその供給設備導入や設備管理が容易なジクロロシランを用いてきた。このことは、高濃度なシリコンソースを用いにくくし、反応律速的なエピタキシャル成長の実施を難しくしている。その結果トレンチ開口部の狭いトレンチをボイドの発生を抑制し埋め込むことを難しくしている。特許文献１で微細で高アスペクト比のトレンチフィル法の実用化が可能になっているので、更に、オン抵抗の低減を進めることが求められる。
【０００９】
それまでは拡散律速的条件でエピタキシャル成長がおこなわれ、反応ガス流を制御して平坦なエピタキシャル基板表面全体へのシリコンソースの供給量を一定にして高速成長でも２％以下の厚さバラツキを実現していた。微細トレンチ基板の実効表面積を誤解し、エピタキシャル成長でトレンチを埋め込むにあたり、どのようなエピタキシャル成長条件を用いるかについての原理的な考えも明確にできていなかったことが、トレンチ埋め込みエピタキシャル成長法で思うような結果が得られなかった理由であると思われる。トレンチ形状の基板表面に一様にエピタキシャル成長をするには反応律速的条件でのエピタキシャル成長が必要となる。反応律速的なエピタキシャル成長においては、基板の結晶方位、表面での吸着ソースの挙動を考慮した上で、シリコンソースの供給状況を考察する必要があるが、デバイスメーカーのエピタキシャル技術者にはシリコン単結晶の方位についての知識は十分ではなかったと言わざるを得ない。それらを総合的に検討することで比較的高速成長でもボイドの発生を回避できることが、特許文献文献１での結果で示されている。
ＧａＮｏｎＳｉのスイッチング素子の実用化が進行しつつあるが、シリコン系のスーパージャンクションＭＯＳＦＥＴにおいても、更にオン抵抗を低減し、低コスト化を進めることの可能性が無いとの安易に結論すべきではないと思われる。
【００１０】
スーパージャンクションＭＯＳＦＥＴについては低コスト化が重要な課題となってきたが、コスト構成ではエピタキシャル成長工程の比率が高く、そのコストは枚葉エピタキシャル装置を用いて低減することは易しくない。微細化つまりセルピッチを小さくすることによりオン抵抗を低減することが有効なコスト低減策となる。前記特許文献１では、セルピッチを小さくしてもトレンチを比較的高速でボイドの発生を抑制して埋め込むための技術が示されている。その技術を基本として、ＳＪＭＯＳのｐ型、ｎ型のカラムのピッチ（セルピッチ）を小さくしてＳｉデバイスの低コストでＧａＮ on Ｓｉに近いオン抵抗と更なる実現が望まれる。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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