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公開番号2025015889
公報種別公開特許公報(A)
公開日2025-01-31
出願番号2023118764
出願日2023-07-21
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 84/80 20250101AFI20250124BHJP()
要約【課題】本開示は、第1ゲート電極と第2ゲート電極とを備える半導体装置において伝導損失の改善を目的とする。
【解決手段】半導体装置101は、複数の第1トレンチの夫々の内部に絶縁膜を介して埋め込まれたゲート電極を備える。ゲート電極は、第1ゲートパッド30と電気的に接続された第1ゲート電極12と、第2ゲートパッド31と電気的に接続された第2ゲート電極15と、を含む。第2ゲート電極15に寄生するゲート容量の充電期間および放電期間は、それぞれ第1ゲート電極12に寄生するゲート容量の充電期間および放電期間より短い。
【選択図】図1
特許請求の範囲【請求項１】
第１主面および前記第１主面に対向する第２主面を有する半導体基板と、
前記半導体基板の前記第１主面上に形成される上面電極と、
前記半導体基板の前記第２主面上に形成される下面電極と、
第１ゲートパッドと、
前記第１ゲートパッドと独立して制御される第２ゲートパッドと、
を備え、
前記半導体基板は、
第１導電型のドリフト層と、
前記ドリフト層の前記第１主面側に形成された第２導電型のベース層と、
前記ベース層の前記第１主面側に形成された第１導電型のソース層と、
前記ソース層から前記ベース層を貫通して前記ドリフト層に達する複数の第１トレンチと、を備え、
前記複数の第１トレンチの夫々の内部に絶縁膜を介して埋め込まれたゲート電極を備え、
前記ゲート電極は、
前記第１ゲートパッドと電気的に接続された第１ゲート電極と、
前記第２ゲートパッドと電気的に接続された第２ゲート電極と、を含み、
前記第２ゲート電極に寄生するゲート容量の充電期間および放電期間は、それぞれ前記第１ゲート電極に寄生するゲート容量の充電期間および放電期間より短い、
半導体装置。
続きを表示（約 800 文字）【請求項２】
前記第２ゲート電極の抵抗率は前記第１ゲート電極の抵抗率よりも低い、
請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極を構成する半導体材料の不純物濃度は前記第１ゲート電極を構成する半導体材料の不純物濃度より高い、
請求項２に記載の半導体装置。
【請求項４】
前記第２ゲート電極の断面積は前記第１ゲート電極の断面積より大きい、
請求項２に記載の半導体装置。
【請求項５】
前記第２ゲート電極は金属からなる、
請求項２に記載の半導体装置。
【請求項６】
前記第２ゲート電極に寄生するゲート容量は前記第１ゲート電極に寄生するゲート容量よりも小さい、
請求項１に記載の半導体装置。
【請求項７】
前記第２ゲート電極と前記第１トレンチの内壁との間に形成された前記絶縁膜である第２ゲート絶縁膜は、前記第１ゲート電極と前記第１トレンチの内壁との間に形成された前記絶縁膜である第１ゲート絶縁膜より厚い、
請求項６に記載の半導体装置。
【請求項８】
前記第２ゲート電極の表面積は前記第１ゲート電極の表面積より小さい、
請求項６に記載の半導体装置。
【請求項９】
前記第２ゲート電極はアモルファスシリコンからなる、
請求項６に記載の半導体装置。
【請求項１０】
前記第１ゲート電極と前記第１ゲートパッドとの間に設けられた第１内蔵ゲート抵抗と、
前記第２ゲート電極と前記第２ゲートパッドとの間に設けられた第２内蔵ゲート抵抗と、をさらに備え、
前記第２内蔵ゲート抵抗は前記第１内蔵ゲート抵抗より小さい、
請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
特許文献１には、一つの半導体基板上に第１ゲート電極と第２ゲート電極が設けられた半導体装置が開示されている。特許文献１に記載の半導体装置は、ターンオフ時には第２ゲート電極が第１ゲート電極より早いタイミングでターンオフし、ターンオン時において第２ゲート電極が第１ゲート電極より遅いタイミングでターンオンする。これにより、スイッチング損失が低減する。
【先行技術文献】
【特許文献】
【０００３】
特許第５７４２６７２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の半導体装置では、第２ゲート電極に寄生するゲート容量を高速で充放電することが考慮されていない。そのため、オン電圧が低い期間が短く、伝導損失が大きいという問題があった。具体的には、第２ゲート電極がオン状態になることで第２ゲート電極の周囲にｎ型の蓄積層が形成され、蓄積層がホールバリアとなることでドリフト層内のホール密度を増加させることができ、オン電圧が低減する。第２ゲート電極の充放電時間が長いと、第２ゲート電極がオン状態になる期間が短くなり、伝導損失が悪化するという問題がある。
【０００５】
本開示は、上記の問題点を解決するためになされたものであり、第１ゲート電極と第２ゲート電極とを備える半導体装置において伝導損失の改善を目的とする。
【課題を解決するための手段】
【０００６】
本開示の半導体装置は、第１主面および第１主面に対向する第２主面を有する半導体基板と、半導体基板の第１主面上に形成される上面電極と、半導体基板の第２主面上に形成される下面電極と、第１ゲートパッドと、第１ゲートパッドと独立して制御される第２ゲートパッドと、を備える。半導体基板は、第１導電型のドリフト層と、ドリフト層の第１主面側に形成された第２導電型のベース層と、ベース層の第１主面側に形成された第１導電型のソース層と、ソース層からベース層を貫通してドリフト層に達する複数の第１トレンチと、を備える。半導体装置は、複数の第１トレンチの夫々の内部に絶縁膜を介して埋め込まれたゲート電極を備える。ゲート電極は、第１ゲートパッドと電気的に接続された第１ゲート電極と、第２ゲートパッドと電気的に接続された第２ゲート電極と、を含む。第２ゲート電極に寄生するゲート容量の充電期間および放電期間は、それぞれ第１ゲート電極に寄生するゲート容量の充電期間および放電期間より短い。
【発明の効果】
【０００７】
本開示の半導体装置によれば、第２ゲート電極に寄生するゲート容量の充放電期間が第１ゲート電極に寄生するゲート容量の充放電期間より短い。従って、第２ゲート電極のオン期間を長くすることができる。その結果、オン電圧が低い期間が長くなり、伝導損失が改善する。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置の上面図である。
図１のＡ－Ａ線に沿った実施の形態１に係る半導体装置の断面図である。
半導体装置の駆動タイミングを示す図である。
実施の形態１の第１変形例に係る半導体装置の断面図である。
実施の形態１の第２変形例に係る半導体装置の断面図である。
実施の形態１の第３変形例に係る半導体装置の断面図である。
実施の形態２に係る半導体装置の断面図である。
実施の形態３に係る半導体装置の断面図である。
実施の形態３の第１変形例に係る半導体装置の断面図である。
実施の形態３の第２変形例に係る半導体装置の断面図である。
実施の形態３の第３変形例に係る半導体装置の断面図である。
実施の形態３の第４変形例に係る半導体装置の断面図である。
実施の形態３の第５変形例に係る半導体装置の断面図である。
実施の形態３の第６変形例に係る半導体装置の断面図である。
実施の形態４に係る半導体装置の断面図である。
実施の形態４の第１変形例に係る半導体装置の断面図である。
実施の形態５に係る半導体装置の上面図である。
実施の形態５の第１変形例に係る半導体装置の上面図である。
実施の形態６に係る半導体装置の上面図である。
図１６のＢ－Ｂ線に沿った実施の形態６に係る半導体装置の断面図である。
実施の形態６に係る半導体装置の駆動タイミングを示す図である。
実施の形態６の第１変形例に係る半導体装置の断面図である。
実施の形態７に係る半導体装置の断面図である。
実施の形態７に係る半導体装置の駆動タイミングを示す図である。
実施の形態７の第１変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
以下の説明において、ｎおよびｐは半導体の導電型を示す。本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
【００１０】
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１に係る半導体装置１０１の上面図である。但し、図１において層間絶縁膜２およびエミッタ電極１は図示が省略されている。図２は、図１のＡ－Ａ線に沿った半導体装置１０１の断面図である。半導体装置１０１は絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を構成する。
（【００１１】以降は省略されています）

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