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公開番号2025016148
公報種別公開特許公報(A)
公開日2025-01-31
出願番号2023119236
出願日2023-07-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20250124BHJP()
要約【課題】ボイドの発生を抑制することが可能な半導体記憶装置が提供される。
【解決手段】半導体記憶装置は、第1チップと、第1チップに対して第1方向側に貼合される第2チップと、を備える。第1チップは、第2チップが貼合される第1貼合面に設けられる複数の第1貼合電極を有する。第2チップは、第1チップが貼合される第2貼合面に設けられる複数の第2貼合電極を有する。複数の第1貼合電極及び複数の第2貼合電極は、互いに接合されることにより複数の接合電極を形成する。複数の接合電極は、第2絶縁層に対して第3方向の一方側に隣り合って配置される接合電極を第1接合電極とし、第2絶縁層に対して第3方向の他方側に隣り合って配置される接合電極を第2接合電極とを含む。複数の第1接合電極及び複数の第2接合電極は、第2方向及び第3方向において互いに千鳥状に配置されている。
【選択図】図7
特許請求の範囲【請求項１】
第１チップと、
前記第１チップに対して第１方向側に貼合される第２チップと、を備え、
前記第１チップは、
第１導電層及び第１絶縁層が前記第１方向に交互に複数積層される積層体と、
前記積層体を前記第１方向に貫通して、前記第１導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、
前記第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極と、を有し、
前記第２チップは、
前記第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有し、
複数の前記第１貼合電極及び複数の前記第２貼合電極は、互いに接合されることにより複数の接合電極を形成し、
前記積層体は、前記第１方向に交差する第２方向に延びるように設けられ、前記積層体の少なくとも一部を前記第１方向及び前記第２方向の両方に交差する第３方向に分断するように第２絶縁層を有し、
複数の前記接合電極は、前記第２絶縁層に対して前記第３方向の一方側に隣り合って配置されて前記第２方向に所定の間隔をあけて配置される第１接合電極と、前記第２絶縁層に対して前記第３方向の他方側に隣り合って配置されて前記第２方向に所定の間隔をあけて配置される第２接合電極とを含み、
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び前記第３方向において互いに千鳥状に配置されている
半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
第１チップは、前記第１貼合電極と電気的に接続される第２導電層と、
前記第１貼合電極と前記第２導電層との間に設けられる第１ビアと、をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第２貼合電極は、前記第３導電層に接続される第２ビアである
請求項１に記載の半導体記憶装置。
【請求項３】
第１チップは、第２導電層と、
前記第１貼合電極と前記第２導電層との間に設けられる第１ビアと、をさらに有し、
第２チップは、第３導電層と、
前記第２貼合電極と前記第３導電層との間に設けられる第２ビアと、をさらに有する
請求項１に記載の半導体記憶装置。
【請求項４】
第１チップは、前記第１貼合電極と電気的に接続される第２導電層をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第１チップの前記第１貼合面及び前記第２チップの前記第２貼合面が互いに貼合される部分には、前記第２導電層、及び前記第３導電層に電気的に接続されていないダミー電極が更に設けられている
請求項１に記載の半導体記憶装置。
【請求項５】
第１チップは、前記第１貼合電極と電気的に接続される第２導電層をさらに有し、
第２チップは、前記第２貼合電極と電気的に接続される第３導電層をさらに有し、
前記第１チップの前記第１貼合面及び前記第２チップの前記第２貼合面が互いに貼合される部分には、前記第２導電層、及び前記第３導電層に電気的に接続されていないダミー電極が設けられていない
請求項１に記載の半導体記憶装置。
【請求項６】
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び第３方向において同一のピッチで千鳥状に配置されている
請求項１に記載の半導体記憶装置。
【請求項７】
複数の前記第１接合電極及び複数の前記第２接合電極は、前記第２方向及び第３方向において互いに異なるピッチで千鳥状に配置されている
請求項１に記載の半導体記憶装置。
【請求項８】
前記接合電極は、前記第１方向に直交する断面形状が多角形状に形成されている
請求項１に記載の半導体記憶装置。
【請求項９】
前記接合電極は、前記第１方向に直交する断面形状が四角形状に形成されている
請求項８に記載の半導体記憶装置。
【請求項１０】
前記接合電極は、前記第１方向に直交する断面形状が、互いに対向する２辺が前記第２方向に平行であり、且つ互いに対向する他の２辺が前記第１方向に平行な四角形状に形成されている
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
メモリセルトランジスタが３次元状に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０４８２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、ボイドの発生を抑制することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１チップと、第１チップに対して第１方向側に貼合される第２チップと、を備える。第１チップは、第１導電層及び第１絶縁層が第１方向に交互に複数積層される積層体と、積層体を第１方向に貫通して、第１導電層との交差部分がメモリセルトランジスタとして機能するメモリピラーと、第２チップが貼合される第１貼合面に設けられる複数の第１貼合電極と、を有する。第２チップは、第１チップが貼合される第２貼合面に設けられる複数の第２貼合電極を有する。複数の第１貼合電極及び複数の第２貼合電極は、互いに接合されることにより複数の接合電極を形成する。積層体は、第１方向に交差する第２方向に延びるように設けられ、積層体の少なくとも一部を第１方向及び第２方向の両方に交差する第３方向に分断するように第２絶縁層を有する。複数の接合電極は、第２絶縁層に対して第３方向の一方側に隣り合って配置されて第２方向に所定の間隔をあけて配置される第１接合電極と、第２絶縁層に対して第３方向の他方側に隣り合って配置されて第２方向に所定の間隔をあけて配置される第２接合電極とを含む。複数の第１接合電極及び複数の第２接合電極は、第２方向及び第３方向において互いに千鳥状に配置されている。
【図面の簡単な説明】
【０００６】
第１実施形態のメモリシステムの概略構成を示すブロック図。
第１実施形態の半導体記憶装置に含まれるメモリセルアレイの等価回路を示す回路図。
第１実施形態の半導体記憶装置の断面構造を示す断面図。
第１実施形態の半導体記憶装置のメモリピラー周辺の断面構造を示す拡大断面図。
図３のＶ－Ｖ線に沿った断面構造を示す断面図。
第１実施形態のボンディングパッド及びダミーパッド周辺の断面構造を示す断面図。
図６のＶＩＩ－ＶＩＩ線に沿った断面構造を示す断面図。
比較例の半導体記憶装置の断面構造を示す断面図。
第２実施形態のボンディングパッド周辺の断面構造を示す断面図。
第２実施形態の半導体記憶装置の断面構造を示す断面図。
第２実施形態の第１変形例の半導体記憶装置の断面構造を示す断面図。
第２実施形態の第２変形例の半導体記憶装置の断面構造を示す断面図。
第２実施形態の第３変形例の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００８】
１第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【０００９】
１．１半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置１を含むメモリシステム３の概略構成の一例を示すブロック図である。半導体記憶装置１は外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせはメモリシステム３を構成し得る。メモリシステム３は、例えばＳＤＴＭカードのようなメモリカード、又はＳＳＤ（Solid State Drive）等である。
【００１０】
半導体記憶装置１とメモリコントローラ２との間の通信は例えばＮＡＮＤインタフェース規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えばコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
（【００１１】以降は省略されています）

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