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公開番号2025031731
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2024211532,2023096371
出願日2024-12-04,2018-12-07
発明の名称新規の3D NANDメモリデバイスおよびそれを形成する方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20250228BHJP()
要約【課題】3D-NANDメモリデバイスが提供される。
【解決手段】メモリデバイスは、基板と、基板の上に配置された底部選択ゲート(BSG)と、階段構成を有する、BSGの上に設置された複数のワードラインと、基板、BSG、および複数のワードラインの間に配置された複数の絶縁層とを含む。開示するメモリデバイスでは、1つまたは複数の第1の誘電体溝は、BSGの中に形成され、基板の長さ方向に延びてBSGを複数のサブBSGに区分する。加えて、1つまたは複数の共通ソース領域は、基板の上に形成されて基板の長さ方向に延びる。1つまたは複数の共通ソース領域は、BSG、複数のワードライン、および複数の絶縁層を通ってさらに延びる。
【選択図】図1A
特許請求の範囲【請求項１】
基板と、
前記基板の上に配置された底部選択ゲート（ＢＳＧ）と、
階段構成を有する、前記ＢＳＧの上に設置された複数のワードラインと、
前記基板、前記ＢＳＧ、および前記複数のワードラインの間に配置された複数の絶縁層と、
前記ＢＳＧの中に形成され、前記基板の長さ方向に延びて前記ＢＳＧを複数のサブＢＳＧに区分する、１つまたは複数の第１の誘電体溝と、
前記基板の上に形成されて前記基板の前記長さ方向に延びる、１つまたは複数の共通ソース領域とを含み、前記１つまたは複数の共通ソース領域が、前記ＢＳＧ、前記複数のワードライン、および前記複数の絶縁層を通って延びる、メモリデバイス。
続きを表示（約 1,100 文字）【請求項２】
前記複数のワードラインの上に設置された頂部選択ゲート（ＴＳＧ）であって、前記ＴＳＧおよび前記複数のワードラインが、前記複数の絶縁層によって離隔される、ＴＳＧと、
前記ＴＳＧの中に形成され、前記基板の前記長さ方向に延びて前記ＴＳＧを複数のサブＴＳＧに区分する、１つまたは複数の第２の誘電体溝とをさらに含む、請求項１に記載のメモリデバイス。
【請求項３】
前記第１の誘電体溝および前記第２の誘電体溝が、前記基板の幅方向に互いに整列される、請求項２に記載のメモリデバイス。
【請求項４】
前記１つまたは複数の共通ソース領域が前記ＴＳＧをさらに通過し、前記１つまたは複数の共通ソース領域、前記第１の誘電体溝、および前記第２の誘電体溝が、前記基板の前記長さ方向に互いに平行に延びる、請求項２に記載のメモリデバイス。
【請求項５】
前記基板に直角である前記基板の高さ方向に沿って前記基板の上に形成された複数のチャネル構造をさらに含み、前記複数のチャネル構造の各々が、前記ＢＳＧ、前記複数のワードライン、前記ＴＳＧ、および前記複数の絶縁層を通過する、請求項２に記載のメモリデバイス。
【請求項６】
前記基板に直角である前記基板の高さ方向に沿って形成された複数のダミーチャネル構造をさらに含み、前記複数のダミーチャネル構造が、前記ＢＳＧ、前記複数のワードライン、および前記複数の絶縁層を通過して前記基板の中に延びる、請求項１に記載のメモリデバイス。
【請求項７】
複数のメモリセルサブブロックさらに含み、前記メモリセルサブブロックの各々が、同じサブＢＳＧおよび同じサブＴＳＧに接続された複数のそれぞれのチャネル構造を含み、前記メモリセルサブブロックの各々が個々に操作される、請求項５に記載のメモリデバイス。
【請求項８】
前記１つまたは複数の第１の誘電体溝および前記１つまたは複数の共通ソース領域が、前記基板の前記幅方向に交互に配置される、請求項５に記載のメモリデバイス。
【請求項９】
前記１つまたは複数の第２の誘電体溝および前記１つまたは複数の共通ソース領域が、複数のチャネル構造がそれらの間に配置されるように、前記基板の前記幅方向に交互に配置される、請求項５に記載のメモリデバイス。
【請求項１０】
前記複数のワードラインと前記ＢＳＧとの間に形成され、前記１つまたは複数の第１の誘電体溝によって複数のダミーサブＢＳＧに区分され、前記複数の絶縁層によって前記複数のワードラインおよび前記ＢＳＧから離隔された、１つまたは複数のダミーＢＳＧをさらに含む、請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
集積回路内のデバイスの限界寸法が一般的なメモリセル技術の限界にまで縮小するにつれて、設計者は、より大きい記憶容量を達成するとともに、より低いビット当たりコストを達成するために、メモリセルの複数の平面を積み重ねるための技法に関心を向けてきた。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
３Ｄ－ＮＡＮＤメモリデバイスは、より大きい記憶容量を達成し、より低いビット当たりコストを達成するために、メモリセルの複数の平面を積み重ねる例示的なデバイスである。３ＤＮＡＮＤ技術が、高密度および高容量の方に、特に６４Ｌアーキテクチャから１２８Ｌアーキテクチャに移行するにつれて、基板に直角の垂直方向におけるワードライン層（または、ゲート制御層）の数は、顕著に増加してきた。ワードライン層の数が増加すると、３Ｄ－ＮＡＮＤメモリデバイスのブロックサイズが劇的に増加し、それは、読み出しおよび消去時間の増加、データ転送時間の増加、および記憶効率の低下を引き起こす。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の概念は、分割されたブロック構造を有する３ＤＮＡＮＤメモリデバイスの形成と、分割されたブロック構造に基づいて部分的ブロック消去を実行する方法とに関する。
【０００４】
関連する３Ｄ－ＮＡＮＤメモリデバイスは、複数のメモリセルブロックまたはメモリセルアレイを含むことができる。ブロックの各々は、複数の垂直ＮＡＮＤメモリセルストリングを含むことができる。垂直ＮＡＮＤメモリセルストリングは、それぞれ、基板の高さ方向（または、Ｚ方向）に沿って基板の上に順次的に直列に配置された、１つまたは複数の底部選択トランジスタ（ＢＳＴ）、１つまたは複数のダミーＢＳＴ、複数のメモリセル（ＭＣ）、１つまたは複数のダミー頂部選択トランジスタ（ＴＳＴ）、および１つまたは複数のＴＳＴを有することができる。垂直ＮＡＮＤメモリセルストリングの各々の中の最下ＢＳＴのソース領域は、共通ソースライン（ＣＳＬ）に接続され、垂直ＮＡＮＤメモリセルストリングの各々の中の最上ＴＳＴのドレイン領域は、ビットラインに接続される。関連する３Ｄ－ＮＡＮＤメモリデバイスでは、同じブロックの垂直ＮＡＮＤメモリセルストリングは、底部選択ゲート（ＢＳＧ）を共有することができる。したがって、共有ＢＳＧは、関連する３Ｄ－ＮＡＮＤメモリデバイスを消去することなど、関連する３Ｄ－ＮＡＮＤメモリデバイスを動作させる間、そのブロック内の垂直ＮＡＮＤメモリセルストリングのすべてのＢＳＴを同時に制御する。関連する３Ｄ－ＮＡＮＤメモリデバイスは、増加したブロックサイズを有する、より高い容量に移行するので、共有ＢＳＧは、より長い消去時間、より長いデータ転送時間、およびより低い記憶効率を誘発することがある。
【０００５】
開示する３Ｄ－ＮＡＮＤメモリデバイスでは、ブロックの各々は、共有ＢＳＧを１つまたは複数の第１の誘電体溝を介して複数のサブＢＳＧに分割することによって、複数のサブブロックに区分され得る。したがって、サブブロックの各々は、それぞれのサブＢＳＧを有し、サブブロックの各々は、それぞれのサブＢＳＧを制御することを介して個々に操作され得る。そのような分割されたＢＳＧ構造を導入することによって、開示する３Ｄ－ＮＡＮＤメモリデバイスは、ＢＳＧと、隣接する誘電体層との間の寄生容量および結合効果を効果的に低減し、底部選択トランジスタ（ＢＳＴ）のＶｔ性能を顕著に改善することができる。加えて、消去時間およびデータ転送時間は顕著に低減され得、データ記憶効率も改善され得る。
【０００６】
開示する３Ｄ－ＮＡＮＤメモリデバイスでは、サブブロックの各々は、共有／共通ＴＳＧを１つまたは複数の第２の誘電体溝を介して複数のサブ頂部選択ゲート（サブＴＳＧ）に分割することによって、それぞれのサブＴＳＧを有することもできる。サブＴＳＧの各々は、読み出し／プログラミング動作の間にそれぞれのサブブロックを制御することができる。いくつかの実施形態では、第１および第２の誘電体溝は、製造コストが低減され得るように、同じレチクルセットを介して形成され得る。
【０００７】
本開示の一態様によれば、メモリデバイスが提供される。メモリデバイスは、基板と、基板の上に配置された底部選択ゲート（ＢＳＧ）と、階段構成を有する、ＢＳＧの上に設置された複数のワードラインと、複数のワードラインの上に設置された頂部選択ゲート（ＴＳＧ）とを含むことができる。メモリデバイスは、基板、ＢＳＧ、複数のワードライン、およびＴＳＧの間に配置された複数の絶縁層も含む。開示するメモリデバイスでは、１つまたは複数の第１の誘電体溝は、ＢＳＧの中に形成され、基板の長さ方向に延びてＢＳＧを複数のサブＢＳＧに区分する。
【０００８】
加えて、１つまたは複数の第２の誘電体溝は、ＴＳＧの中に形成され、基板の長さ方向（Ｘ方向）に延びて、ＴＳＧを複数のサブＴＳＧに区分する。メモリデバイスは、基板の上に形成されて基板の長さ方向に延びる、１つまたは複数の共通ソース領域をさらに含む。１つまたは複数の共通ソース領域の各々は、ＢＳＧ、複数のワードライン、ＴＳＧ、および複数の絶縁層を通って延び、それぞれのドープ領域を介して基板と電気結合される。１つまたは複数の共通ソース領域、第１の誘電体溝、および第２の誘電体溝は、基板の長さ方向に沿って互いに平行にさらに延びる。
【０００９】
いくつかの実施形態では、第１の誘電体溝および第２の誘電体溝は、基板の幅方向（Ｙ方向）に互いに整列され、複数のワードラインによって離隔される。
【００１０】
メモリデバイスは、基板に直角である基板の高さ方向（Ｚ方向）に沿って基板の上に形成された複数のチャネル構造も含む。複数のチャネル構造の各々は、ＢＳＧ、複数のワードライン、ＴＳＧ、および複数の絶縁層を通過し、基板の中に延びるそれぞれの底部チャネル接点を介して基板と電気結合される。複数のチャネル構造の各々は、チャネル層、トンネル層、電荷トラップ層、および障壁層をさらに含む。
（【００１１】以降は省略されています）

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