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公開番号2025030791
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2023136376
出願日2023-08-24
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20250228BHJP()
要約【課題】パッド表面の酸化層によってパッド間の導通が阻害されてしまうことを抑制すること。
【解決手段】実施形態の半導体装置は、第1の絶縁層を含む第1のチップと、第2の絶縁層を含み、第1のチップと貼合された第2のチップとを有する半導体装置であって、第1のチップと第2のチップとの貼合面に設けられたパッドであって、第1の金属を含む第1の金属層と、第1の金属層と第1の絶縁層との間に配置される第2の金属層と、第1の金属層と第2の絶縁層との間に配置される第3の金属層とを有するパッドを備え、第2及び第3の金属層のいずれか一方または両方は、第1の金属よりも酸化エネルギが低い第2の金属を含み、第1の金属層は、第2の金属をさらに含む。
【選択図】図4
特許請求の範囲【請求項１】
第１の絶縁層を含む第１のチップと、
第２の絶縁層を含み、前記第１のチップと貼合された第２のチップとを有する半導体装置であって、
前記第１のチップと前記第２のチップとの貼合面に設けられたパッドであって、第１の金属を含む第１の金属層と、前記第１の金属層と前記第１の絶縁層との間に配置される第２の金属層と、前記第１の金属層と前記第２の絶縁層との間に配置される第３の金属層とを有するパッドを備え、
前記第２及び第３の金属層のいずれか一方または両方は、前記第１の金属よりも酸化エネルギが低い第２の金属を含み、
前記第１の金属層は、前記第２の金属をさらに含む、
半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１の金属層中の前記第２の金属の少なくとも一部は、前記第１の金属層の結晶粒界に偏在している、
請求項１に記載の半導体装置。
【請求項３】
前記第１の金属は銅であり、
前記第２の金属は、チタン、マンガン、アルミニウム、及びマグネシウムのうちの１以上である、
請求項１に記載の半導体装置。
【請求項４】
前記第２の金属は、少なくとも前記第２の金属層に含有され、
前記第２の金属は、少なくともチタンであり、
前記第２の金属層はバリアメタル層である、
請求項３に記載の半導体装置。
【請求項５】
前記第２の金属は、少なくとも前記第２の金属層に含有され、
前記パッドは、
前記第２の金属層と前記第１の絶縁層との間に介在されるバリアメタル層を有している、
請求項３に記載の半導体装置。
【請求項６】
前記第１の絶縁層に配置され、前記パッドと接続されるビアであって、第４の金属層と、前記第４の金属層と前記第１の絶縁層との間に配置される第５の金属層とを有する第１のビアと、
前記第２の絶縁層に配置され、前記パッドと接続されるビアであって、第６の金属層と、前記第６の金属層と前記第１の絶縁層との間に配置される第７の金属層とを有する第２のビアと、を備える、
請求項１に記載の半導体装置。
【請求項７】
前記第２の金属層は、前記パッドと前記第１のビアとの間にも介在されている、
請求項６に記載の半導体装置。
【請求項８】
前記第１の絶縁層中に、
複数の導電層が１層ずつ互いに離間して積層された積層体と、
前記積層体の積層方向に前記積層体を貫通する半導体層を有するピラーと、を更に備え、
前記ピラーは、前記パッドと電気的に接続されている、
請求項１に記載の半導体装置。
【請求項９】
前記第２の絶縁層中に配置される複数のトランジスタを更に備え、
前記複数のトランジスタは、前記パッドと電気的に接続されている、
請求項８に記載の半導体装置。
【請求項１０】
第１の絶縁層を含む第１のチップと、
第２の絶縁層を含み、前記第１のチップと貼合された第２のチップとを有する半導体装置であって、
前記第１のチップにおける、前記第２のチップとの貼合面に設けられた第１のパッドと、
前記第２のチップにおける、前記第１のチップとの貼合面に設けられた第２のパッドと、を備え、
前記第１及び第２のパッドは、第１の金属を含む第１の金属層を有し、
前記第１のパッドは、前記第１の金属層と前記第１の絶縁層との間に配置される第２の金属層をさらに有し、
前記第２のパッドは、前記第１の金属層と前記第２の絶縁層との間に配置される第３の金属層をさらに有し、
前記第２及び第３の金属層のいずれか一方または両方は、前記第１の金属よりも酸化エネルギが低い第２の金属を含み、
前記第１の金属層は、前記第２の金属をさらに含む、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体装置には、異なる素子がそれぞれ異なる基板上に形成された後、それらの基板を貼合して製造されるものがある。これらの基板の貼合面には、それぞれの素子と電気的に接続されるパッドが形成される。基板の貼合により、これらのパッドも互いに接合され、異なる素子同士もまた電気的に接続されることとなる。しかしながら、パッド同士を接合する際、これらのパッドの表面に自然酸化等により形成された酸化層によって、パッド間の電気的な導通が阻害されてしまうことがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－０４０９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、パッド表面の酸化層によってパッド間の導通が阻害されてしまうことを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の絶縁層を含む第１のチップと、第２の絶縁層を含み、前記第１のチップと貼合された第２のチップとを有する半導体装置であって、前記第１のチップと前記第２のチップとの貼合面に設けられたパッドであって、第１の金属を含む第１の金属層と、前記第１の金属層と前記第１の絶縁層との間に配置される第２の金属層と、前記第１の金属層と前記第２の絶縁層との間に配置される第３の金属層とを有するパッドを備え、前記第２及び第３の金属層のいずれか一方または両方は、前記第１の金属よりも酸化エネルギが低い第２の金属を含み、前記第１の金属層は、前記第２の金属をさらに含む。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置のブロック図。
実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成の一例を示す等価回路図。
実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態にかかる半導体記憶装置の構成の一例を示す図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態の変形例１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態の変形例２にかかる半導体記憶装置の絶縁層の接合部分の断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。
【０００９】
入出力回路３１０は、半導体記憶装置１を制御する不図示のメモリコントローラ等の外部装置との信号ＤＱの入出力を制御する。入出力回路３１０は、図示しない入力回路と出力回路とを備える。
【００１０】
入力回路は、外部装置から受信した書き込みデータＷＤ等のデータＤＡＴを、データレジスタ５４０に送信し、アドレスＡＤＤをアドレスレジスタ３４０に送信し、コマンドＣＭＤをコマンドレジスタ３５０に送信する。
（【００１１】以降は省略されています）

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