特許ウォッチ

公開番号2025027329
公報種別公開特許公報(A)
公開日2025-02-27
出願番号2023132054
出願日2023-08-14
発明の名称シミュレーション方法、プログラム、及び記憶媒体
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 30/392 20200101AFI20250219BHJP(計算;計数)
要約【課題】コストの増加を抑制しつつ、精度を向上させる。
【解決手段】一実施形態のシミュレーション方法は、積層構造のレイアウトを、積層構造の形状に基づいて補正することと、補正されたレイアウトの第1特徴量を算出することと、第1特徴量に基づき、補正されたレイアウトに対する研磨工程をシミュレーションすることと、を備える。
【選択図】図6

特許請求の範囲【請求項１】
積層構造のレイアウトを、前記積層構造の形状に基づいて補正することと、
前記補正されたレイアウトの第１特徴量を算出することと、
前記第１特徴量に基づき、前記補正されたレイアウトに対する研磨工程をシミュレーションすることと、
を備えた、シミュレーション方法。
続きを表示（約 1,400 文字）【請求項２】
前記積層構造は、互いに隣り合う第１パターン及び第２パターンを含み、
前記補正することは、
前記第１パターンと前記第２パターンとの間の第１スペースに基づき、第１バイアス量を算出することと、
前記第２パターンの幅を前記第１パターン側に前記第１バイアス量だけ広げることと、
を含む、
請求項１記載のシミュレーション方法。
【請求項３】
前記補正することは、前記第１パターンの幅を前記第２パターン側に前記第１バイアス量だけ広げることを更に含む、
請求項２記載のシミュレーション方法。
【請求項４】
前記積層構造は、第３幅を有し、前記第２パターンに対して前記第１パターンと反対側に位置し、前記第２パターンと隣り合う第３パターンを更に含み、
前記補正することは、前記レイアウトを、前記第１スペース、及び前記第２パターンと前記第３パターンとの間の第２スペースに基づいて補正することを含む、
請求項２記載のシミュレーション方法。
【請求項５】
前記補正することは、
前記第１スペースに基づき、第１バイアス量を算出することと、
前記第２パターンの幅を前記第１パターン側に前記第１バイアス量だけ広げることと、
前記第２スペースに基づき、第２バイアス量を算出することと、
前記第２パターンの幅を前記第３パターン側に前記第２バイアス量だけ広げることと、
を含む、
請求項４記載のシミュレーション方法。
【請求項６】
前記補正することは、
前記第１パターンの幅を前記第２パターン側に前記第１バイアス量だけ広げることと、
前記第３パターンの幅を前記第２パターン側に前記第２バイアス量だけ広げることと、
を更に含む、
請求項５記載のシミュレーション方法。
【請求項７】
前記第１特徴量は、前記レイアウトに含まれるパターンの面積率、幅、及び周囲長を含む、
請求項１記載のシミュレーション方法。
【請求項８】
前記シミュレーションすることは、
前記第１特徴量に基づき、前記補正されたレイアウトに対する第１研磨工程をシミュレーションすることと、
前記第１バイアス量、前記第１研磨工程における前記積層構造の研磨量、及び前記第２パターンに関するサイドウォール角に基づいて、第２バイアス量を算出することと、
前記第１パターン側に広げる前記第２パターンの幅を前記第１バイアス量から前記第２バイアス量に補正することと、
前記第１研磨工程のシミュレーション後に補正されたレイアウトの第２特徴量を算出することと、
前記第２特徴量に基づき、前記第１研磨工程のシミュレーション後に補正されたレイアウトに対する第２研磨工程をシミュレーションすることと、
を含む、
請求項２記載のシミュレーション方法。
【請求項９】
前記第２バイアス量は、前記第１バイアス量より小さい、
請求項８記載のシミュレーション方法。
【請求項１０】
前記第２バイアス量は、前記第１バイアス量より大きい、
請求項８記載のシミュレーション方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、シミュレーション方法、プログラム、及び記憶媒体に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体装置の製造工程をシミュレーションする技術が知られている。シミュレーション処理により、半導体装置の製造過程におけるパターンのレイアウトを予測することができる。一方、半導体装置の高集積化に伴い、シミュレーション処理に要するコストは、増大している。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１０３６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コストの増加を抑制しつつ、精度を向上させる。
【課題を解決するための手段】
【０００５】
一態様のシミュレーション方法は、積層構造のレイアウトを、上記積層構造の形状に基づいて補正することと、上記補正されたレイアウトの第１特徴量を算出することと、上記第１特徴量に基づき、上記補正されたレイアウトに対する研磨工程をシミュレーションすることと、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係るシミュレーション装置のハードウェア構成の一例を示すブロック図。
第１実施形態に係るシミュレーション装置の機能構成の一例を示すブロック図。
第１実施形態に係るシミュレーション装置に記憶されるレイアウトデータのデータ構造の一例を示す図。
第１実施形態に係るシミュレーション装置に記憶されるレイアウトデータに対応する積層構造の断面構造の一例を示す、図３のＩＶ－ＩＶ線に沿った断面図。
第１実施形態に係るシミュレーション装置に記憶されるルールテーブルの一例を示すダイアグラム。
第１実施形態に係るシミュレーション装置におけるレイアウト補正処理を伴うシミュレーション処理の一例を示すフローチャート。
第１実施形態に係るシミュレーション装置における成膜工程のシミュレーション処理の一例を示す断面図。
第１実施形態に係るシミュレーション装置におけるレイアウト補正処理の一例を示す断面図。
第１実施形態に係るシミュレーション装置における研磨工程のシミュレーション処理の一例を示す断面図。
第２実施形態に係るシミュレーション装置における研磨工程のシミュレーション処理の対象となる積層構造の断面構造の例を示す断面図。
第２実施形態に係るシミュレーション装置に記憶されるルールテーブルの一例を示すダイアグラム。
第２実施形態に係るシミュレーション装置におけるレイアウト補正処理を伴うシミュレーション処理の一例を示すフローチャート。
第２実施形態に係るシミュレーション装置における１回目のレイアウト補正処理及び研磨工程シミュレーション処理の第１例を示す断面図。
第２実施形態に係るシミュレーション装置における２回目のレイアウト補正処理及び研磨工程シミュレーション処理の第１例を示す断面図。
第２実施形態に係るシミュレーション装置における３回目のレイアウト補正処理及び研磨工程シミュレーション処理の第１例を示す断面図。
第２実施形態に係るシミュレーション装置における１回目のレイアウト補正処理及び研磨工程シミュレーション処理の第２例を示す断面図。
第２実施形態に係るシミュレーション装置における２回目のレイアウト補正処理及び研磨工程シミュレーション処理の第２例を示す断面図。
第２実施形態に係るシミュレーション装置における３回目のレイアウト補正処理及び研磨工程シミュレーション処理の第２例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．第１実施形態
１．１シミュレーション装置の構成
１．１．１ハードウェア構成
図１は、第１実施形態に係るシミュレーション装置のハードウェア構成の一例を示すブロック図である。図１に示されるように、シミュレーション装置１は、制御部１１、ユーザインタフェース１２、ストレージ１３、ドライブ１４、及び記憶媒体１５を含む。
【０００９】
シミュレーション装置１は、半導体装置の製造工程における積層構造の３次元形状を予測するためのシミュレーション処理を実行するように構成された情報処理装置である。シミュレーション装置によってシミュレーションされる製造工程は、例えば、成膜工程、及び研磨工程を含む。成膜工程は、例えば、ＣＶＤ（chemical vapor deposition）、ＡＬＤ（atomic layer deposition）、及びスパッタリング等、任意の成膜手法による成膜工程を含む。研磨工程は、例えば、ＣＭＰ（chemical mechanical polishing）を含む。シミュレーション装置１は、成膜工程のシミュレーション処理によって得られるパターンのレイアウトデータを補正するように構成される。そして、シミュレーション装置１は、補正後のレイアウトデータに基づいて、研磨工程のシミュレーション処理を実行するように構成される。
【００１０】
制御部１１は、シミュレーション装置１の各構成要素を全体的に制御する回路である。制御部１１は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、及びＲＯＭ（Read Only Memory）等を含む。制御部１１のＲＯＭは、シミュレーション装置１における各種処理で使用されるプログラム等を記憶する。制御部１１のＣＰＵは、制御部１１のＲＯＭに記憶されるプログラムにしたがって、シミュレーション装置１の全体を制御する。制御部１１のＲＡＭは、制御部１１のＣＰＵの作業領域として使用される。
（【００１１】以降は省略されています）

関連特許