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公開番号2025019697
公報種別公開特許公報(A)
公開日2025-02-07
出願番号2023123438
出願日2023-07-28
発明の名称プロセッサ
出願人富士通株式会社
代理人個人,個人
主分類G06F 9/312 20180101AFI20250131BHJP(計算;計数)
要約【課題】レジスタファイルの複数のレジスタに複数のデータを一度にロードするロード命令を実行するプロセッサの処理性能を、回路規模の増大を抑制しつつ向上する。
【解決手段】プロセッサは、演算器を含む演算パイプラインと、第1ロード命令に基づいてメモリから第1データおよび第2データを並列に読み出して出力するロードパイプラインと、ロードパイプラインから第2データが出力されるときに第2データを選択し、ロードパイプラインから第2データが出力されないときに演算器の出力を選択するセレクタと、ロードパイプラインとセレクタとからデータをそれぞれ受ける第1ポートおよび第2ポートと、第1または第2ポートで受けるデータを保持する複数のレジスタと、を含むレジスタファイルと、を有し、第1データおよび第2データは、互いに異なるレジスタに格納される。
【選択図】図1
特許請求の範囲【請求項１】
演算命令を実行して演算結果データを出力する演算器を含む演算パイプラインと、
第１ロード命令に基づいてメモリから第１データおよび第２データを並列に読み出し、読み出した前記第１データおよび前記第２データを出力するロードパイプラインと、
前記ロードパイプラインから前記第２データが出力されるときに前記第２データを選択し、前記ロードパイプラインから前記第２データが出力されないときに前記演算器の出力を選択するセレクタと、
前記ロードパイプラインから前記第１データを受ける第１ポートと、前記セレクタからデータを受ける第２ポートと、前記第１ポートまたは前記第２ポートで受けるデータを保持する複数のレジスタと、を含むレジスタファイルと、を有し、
前記第１データおよび前記第２データは、互いに異なる前記レジスタに格納される
プロセッサ。
続きを表示（約 640 文字）【請求項２】
前記演算命令を発行する命令発行部を有し、
前記ロードパイプラインは、前記第１ロード命令に基づいて前記第２データを前記セレクタに出力するサイクルと同じサイクルで前記演算結果データを前記セレクタに出力する前記演算命令の発行を抑止する抑止情報を前記命令発行部に出力する
請求項１に記載のプロセッサ。
【請求項３】
前記抑止情報の前記命令発行部への出力タイミングは、前記抑止情報の出力から前記第２データが前記セレクタに出力されるまでのサイクル数が、前記演算命令の発行から前記演算結果データが前記セレクタに出力されるまでのサイクル数と等しくなるように設定される
請求項２に記載のプロセッサ。
【請求項４】
前記命令発行部から前記演算命令の発行を抑止された前記演算パイプラインは、ダミーの演算を実行する
請求項２または請求項３に記載のプロセッサ。
【請求項５】
前記ロードパイプラインは、前記第２データを前記セレクタに出力するサイクルにおいて、前記セレクタに前記第２データを選択させるデータ選択情報を前記セレクタに出力する
請求項１ないし請求項３のいずれか１項に記載のプロセッサ。
【請求項６】
前記ロードパイプラインは、前記ロードパイプライン内で伝達する前記第１ロード命令の実行を示す情報を使用してデータ選択情報を生成する
請求項５に記載のプロセッサ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、プロセッサに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
メモリ領域の複数個所にアクセスする命令を１つの命令で実行する演算処理装置が知られている。この種の演算処理装置では、デコーダによる１つのマルチデータ間接ロード命令のデコードに基づいて、リザベーションステーションが複数回のメモリアクセスを実行する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－２０３９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、レジスタファイルの複数のレジスタに複数のデータを一度にロードするロード命令において、パイプラインが複数のデータをロードする複数のフローを実行する場合、命令の処理性能が低下する。また、複数のレジスタに複数のデータを一度にロードする場合、ロードするデータ数分の書き込みポートがレジスタファイルに設けられるため、回路規模が増大する。
【０００５】
１つの側面では、本発明は、レジスタファイルの複数のレジスタに複数のデータを一度にロードするロード命令を実行するプロセッサの処理性能を、回路規模の増大を抑制しつつ向上することを目的とする。
【課題を解決するための手段】
【０００６】
一つの観点によればプロセッサは、演算命令を実行して演算結果データを出力する演算器を含む演算パイプラインと、第１ロード命令に基づいてメモリから第１データおよび第２データを並列に読み出し、読み出した前記第１データおよび前記第２データを出力するロードパイプラインと、前記ロードパイプラインから前記第２データが出力されるときに前記第２データを選択し、前記ロードパイプラインから前記第２データが出力されないときに前記演算器の出力を選択するセレクタと、前記ロードパイプラインから前記第１データを受ける第１ポートと、前記セレクタからデータを受ける第２ポートと、前記第１ポートまたは前記第２ポートで受けるデータを保持する複数のレジスタと、を含むレジスタファイルと、を有し、前記第１データおよび前記第２データは、互いに異なる前記レジスタに格納される。
【発明の効果】
【０００７】
レジスタファイルの複数のレジスタに複数のデータを一度にロードするロード命令を実行するプロセッサの処理性能を、回路規模の増大を抑制しつつ向上することができる。
【図面の簡単な説明】
【０００８】
一実施形態におけるプロセッサの一例を示すブロック図である。
図１のプロセッサが第１ロード命令を実行する場合の動作の概要を示す説明図である。
他のプロセッサの一例を示すブロック図である。
図３のＧＰＲリネーミングテーブルの一例を示すブロック図である。
図３のプロセッサがロード命令ＬＤＰを実行する場合の動作の一例を示す説明図である。
図３のプロセッサがＬＤＲ命令とＬＤＰ命令とをそれぞれ実行する場合のロードストアユニットのパイプライン処理の一例を示す説明図である。
図３のプロセッサが実行するＬＤＲ命令に関するパイプラインの一例を示す説明図である。
図３のプロセッサが実行する演算命令のパイプライン処理の一例を示す説明図である。
別の実施形態におけるプロセッサの一例を示すブロック図である。
図９のプロセッサが実行するＬＤＰ命令に関するパイプラインの一例を示す説明図である。
図９のプロセッサにおいて、ＬＤＰ命令と演算命令とが並列に実行される場合のパイプライン処理の一例を示す説明図である。
図９のプロセッサにおいて、複数のＬＤＰ命令が順次実行される場合のパイプライン処理の一例を示す説明図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態が説明される。以下では、信号が伝達される信号線には、信号名と同じ符号が使用される。特に限定されないが、以下で説明するプロセッサは、スーパースカラ方式のプロセッサであり、パイプライン処理により命令を並列に実行する。なお、以下で説明するプロセッサは、スカラー方式のプロセッサでもよい。
【００１０】
図１は、一実施形態におけるプロセッサの一例を示す。図１に示すプロセッサ１００は、メモリ２を含むロードパイプライン１、命令発行部３、演算器５を含む演算パイプライン４、セレクタ６およびレジスタファイル７を有する。
（【００１１】以降は省略されています）

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