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公開番号2025020028
公報種別公開特許公報(A)
公開日2025-02-07
出願番号2024118360
出願日2024-07-24
発明の名称記憶装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 41/70 20230101AFI20250131BHJP()
要約【課題】新規な記憶装置を提供する。
【解決手段】2つの縦型トランジスタを含むメモリセルを複数直列に接続する。2つのトランジスタの一方は情報の書き込み用トランジスタとして機能し、他方はメモリセルに書き込まれた情報の読み出し用トランジスタとして機能する。メモリセルに書き込まれた情報は、読み出し用トランジスタのゲートに保持される。書き込み用トランジスタにオフ電流の小さいトランジスタを用いる。
【選択図】図1
特許請求の範囲【請求項１】
ｎ個（ｎは３以上の整数）のメモリセルと、
第１配線と、ｎ個の第２配線と、ｎ個の第３配線と、ｎ個の第４配線と、を有し、
前記ｎ個のメモリセルのそれぞれは、第１トランジスタと、第２トランジスタと、を有し、
前記第１トランジスタ及び前記第２トランジスタのそれぞれは、
第１導電層と、前記第１導電層上の第１絶縁層と、前記第１絶縁層上の第４導電層と、前記第４導電層上の第２絶縁層と、前記第２絶縁層上の第２導電層と、前記第４導電層の側面に沿う領域を有する半導体層と、前記半導体層を介して前記第４導電層の側面に沿う領域を有する第３導電層と、を有し、
ｉ番目（ｉは２以上ｎ－１以下の整数）のメモリセルに含まれる第１トランジスタ［ｉ］の第２導電層は、前記第１配線と電気的に接続され、
前記第１トランジスタ［ｉ］の第１導電層は前記ｉ番目のメモリセルに含まれる第２トランジスタ［ｉ］の第３導電層と電気的に接続され、
前記第１トランジスタ［ｉ］の第３導電層はｉ本目の前記第２配線と電気的に接続され、
前記第１トランジスタ［ｉ］の第４導電層はｉ本目の前記第３配線と電気的に接続され、
前記第２トランジスタ［ｉ］の第４導電層はｉ本目の前記第４配線と電気的に接続され、
前記第２トランジスタ［ｉ］の第１導電層はｉ－１番目のメモリセルに含まれる第２トランジスタ［ｉ－１］の第２導電層と電気的に接続され、
前記第２トランジスタ［ｉ］の第２導電層はｉ＋１番目のメモリセルに含まれる第２トランジスタ［ｉ＋１］の第１導電層と電気的に接続される、
記憶装置。
続きを表示（約 350 文字）【請求項２】
請求項１において、
前記第１トランジスタ［ｉ］と前記第２トランジスタ［ｉ］は、平面視において互いに重なる領域を有する記憶装置。
【請求項３】
請求項１又は請求項２において、
前記第１トランジスタ［ｉ］の第１導電層は、前記第２トランジスタ［ｉ］の第３導電層として機能する記憶装置。
【請求項４】
請求項１又は請求項２において、
前記半導体層は酸化物半導体を含む記憶装置。
【請求項５】
請求項１又は請求項２において、
前記ｎ個のメモリセルのそれぞれは容量素子を有し、
前記ｉ番目のメモリセルに含まれる前記容量素子は、前記第２トランジスタ［ｉ］の第３導電層と電気的に接続される記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、記憶装置に関する。
続きを表示（約 2,300 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法又はそれらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。特許文献３及び特許文献４では、酸化物半導体を用いた記憶装置が開示されている。
【０００４】
特許文献１及び特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。
【先行技術文献】
【特許文献】
【０００５】
米国特許出願公開２０１１／００６５２７０号明細書
米国特許出願公開２０１６／０１４９００４号明細書
特開２０１８－２０７０３８号公報
特開２０１９－００８８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１においては、柱状に設けられた半導体が、電荷蓄積層を有する絶縁体と接している。特許文献２においては、柱状に設けられた半導体が、トンネル誘電体として機能する絶縁体と接している。特許文献１及び特許文献２ともに、メモリセルへの情報の書き込みは、絶縁体を介して電荷の引き抜き及び注入によって行われる。この場合、半導体と絶縁体が接する界面に、トラップセンターが形成される場合がある。トラップセンターは、電子を捕獲し、トランジスタのしきい値電圧（「Ｖｔｈ」ともいう。）を変動させる場合がある。よって、記憶装置の信頼性に悪影響を及ぼす恐れがある。
【０００７】
本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。又は、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、記憶密度の高い記憶装置を提供することを課題の一とする。又は、本発明の一態様は、製造コストの低い記憶装置を提供することを課題の一とする。又は、本発明の一態様は、新規な記憶装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、製造コストの低い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【０００８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。他の課題は、明細書、図面、請求項などの記載から抽出することが可能である。なお、本発明の一態様は、これらの課題及び他の課題の全てを解決する必要はない。本発明の一態様は、上記の課題及び他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ｎ個（ｎは３以上の整数）のメモリセルと、第１配線と、ｎ個の第２配線と、ｎ個の第３配線と、ｎ個の第４配線と、を有し、ｎ個のメモリセルのそれぞれは、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタ及び第２トランジスタのそれぞれは、第１導電層と、第１導電層上の第１絶縁層と、第１絶縁層上の第４導電層と、第４導電層上の第２絶縁層と、第２絶縁層上の第２導電層と、第４導電層の側面に沿う領域を有する半導体層と、半導体層を介して第４導電層の側面に沿う領域を有する第３導電層と、を有し、ｉ番目（ｉは２以上ｎ－１以下の整数）のメモリセルに含まれる第１トランジスタ［ｉ］の第２導電層は、第１配線と電気的に接続され、第１トランジスタ［ｉ］の第１導電層は、ｉ番目のメモリセルに含まれる第２トランジスタ［ｉ］の第３導電層と電気的に接続され、第１トランジスタ［ｉ］の第３導電層はｉ本目の第２配線と電気的に接続され、第１トランジスタ［ｉ］の第４導電層はｉ本目の第３配線と電気的に接続され、第２トランジスタ［ｉ］の第４導電層はｉ本目の第４配線と電気的に接続され、第２トランジスタ［ｉ］の第１導電層は、ｉ－１番目のメモリセルに含まれる第２トランジスタ［ｉ－１］の第２導電層と電気的に接続され、第２トランジスタ［ｉ］の第２導電層は、ｉ＋１番目のメモリセルに含まれる第２トランジスタ［ｉ＋１］の第１導電層と電気的に接続される、記憶装置である。
【００１０】
第１トランジスタ［ｉ］と第２トランジスタ［ｉ］は、平面視において互いに重なる領域を有することが好ましい。第１トランジスタ［ｉ］の第１導電層は、第２トランジスタ［ｉ］の第３導電層として機能することができる。ｎ個のメモリセルのそれぞれに、第２トランジスタ［ｉ］の第３導電層と電気的に接続される容量素子を設けることで、メモリセルに書き込まれた情報をより安定して保持できる。
【発明の効果】
（【００１１】以降は省略されています）

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