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公開番号2025023648
公報種別公開特許公報(A)
公開日2025-02-17
出願番号2023127976
出願日2023-08-04
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 84/83 20250101AFI20250207BHJP()
要約【課題】主面における出力素子の実装効率を増大し、これにより、チップ面積を低減可能な半導体装置を提供する。
【解決手段】半導体装置1は、半導体チップ2と、第1主面3に形成され、出力トランジスタ20が配置された出力領域6と、出力領域6に取り囲まれた内側素子領域8であって温度センサ素子9が配置された内側素子領域8と、出力領域6を被覆するように第1主面3に形成された第1ソース配線98Aを含む第1配線層12と、第1配線層12上に形成された第2配線層13であって、第2ソース配線98Bと、出力領域6を横切って、内側素子領域8から出力領域6の外側にある制御領域7に延びる接続配線10A,10Bとを含む第2配線層13とを含む。出力トランジスタ20は、接続配線10A,10Bの下方に配置され、半導体チップ2の厚さ方向Zにおいて接続配線10A,10Bと重なるトレンチゲート構造70を有する。
【選択図】図19A
特許請求の範囲【請求項１】
主面を有する半導体チップと、
前記主面に形成され、出力素子が配置された出力領域と、
前記出力領域に取り囲まれ、前記出力領域から絶縁分離された内側素子領域であって、前記出力素子とは異なる第１素子が配置された内側素子領域と、
前記出力領域を被覆するように前記主面に形成され、前記出力素子に電気的に接続された第１出力配線を含む第１配線層と、
前記第１配線層上に形成された第２配線層であって、前記第１出力配線に電気的に接続された第２出力配線と、前記第２出力配線と絶縁分離され、前記出力領域を横切って、前記内側素子領域から前記出力領域の外側にある外側領域に延びる接続配線とを含む第２配線層とを含み、
前記出力素子は、前記接続配線の下方に配置され、前記半導体チップの厚さ方向において前記接続配線と重なるトレンチ電極構造を有する、半導体装置。
続きを表示（約 940 文字）【請求項２】
前記接続配線が、複数の前記第２出力配線によって、前記トレンチ電極構造が延びる第１方向に交差する第２方向に挟まれている、請求項１に記載の半導体装置。
【請求項３】
前記第１配線層に含まれる前記第１出力配線が、前記半導体チップの前記厚さ方向において前記接続配線に重なっている、請求項１または２に記載の半導体装置。
【請求項４】
前記出力素子が前記主面に形成された出力トランジスタを含み、
前記主面を被覆する層間絶縁層をさらに含み、
前記第１配線層および前記第２配線層が前記層間絶縁層内に形成されており、
前記第１出力配線および前記第２出力配線が、前記出力トランジスタに接続されたソース配線を含む、請求項１または２に記載の半導体装置。
【請求項５】
前記トレンチ電極構造が、前記出力領域のうち前記外側領域と前記内側素子領域とによって前記トレンチ電極構造が延びる第１方向に挟まれた領域において、前記第１方向に交差する第２方向の全域に亘って配置されている、請求項１または２に記載の半導体装置。
【請求項６】
前記出力領域が、前記内側素子領域を取り囲む環状であり、
前記出力素子が、前記内側素子領域を取り囲む環状に配置されている、請求項５に記載の半導体装置。
【請求項７】
前記内側素子領域の周囲を取り囲んで、前記内側素子領域を前記出力領域から絶縁分離する環状の分離構造をさらに含む、請求項１または２に記載の半導体装置。
【請求項８】
前記分離構造が、分離絶縁体を挟んで分離トレンチ内に埋設された分離電極を含む、請求項７に記載の半導体装置。
【請求項９】
前記接続配線が、複数の前記接続配線を含み、
前記複数の前記接続配線のうち少なくとも１つの前記接続配線の幅が、他の前記接続配線の幅と互いに異なる、請求項１または２に記載の半導体装置。
【請求項１０】
前記第１素子が、前記出力領域の温度を検出する温度センサ素子を含む、請求項１または２に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
特許文献１は、主面を有する半導体チップと、出力素子が配置された出力領域と、出力領域内に配置された感温ダイオード構造とを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１６７３３８号公報
【０００４】
［概要］
本開示の一実施形態は、出力領域における出力素子の実装効率を増大し、これにより、チップ面積を低減可能な半導体装置を提供する。
【０００５】
本開示の一実施形態は、主面を有する半導体チップと、前記主面に形成され、出力素子が配置された出力領域と、前記出力領域に取り囲まれ、前記出力領域から絶縁分離された内側素子領域であって、前記出力素子とは異なる第１素子が配置された内側素子領域と、前記出力領域を被覆するように前記主面に形成され、前記出力素子に電気的に接続された第１出力配線を含む第１配線層と、前記第１配線層上に形成された第２配線層であって、前記第１出力配線に電気的に接続された第２出力配線と、前記第２出力配線と絶縁分離され、前記出力領域を横切って、前記内側素子領域から前記出力領域の外側にある外側領域に延びる接続配線とを含む第２配線層とを含む、半導体装置を提供する。前記出力素子は、前記接続配線の下方に配置され、前記半導体チップの厚さ方向において前記接続配線と重なるトレンチ電極構造を有する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る半導体装置の模式的な平面図である。
図２は、図１に示すII-II線に沿う断面図である。
図３は、図１に示す半導体チップ内のレイアウト例を示す平面図である。
図４は、前記半導体装置の電気的構成を示す概略回路図である。
図５は、図３に示す出力トランジスタの構成を示す概略回路図である。
図６は、図３に示す出力領域および内側素子領域を示す平面図である。
図７は、図６に示す領域VIIの拡大図である。
図８は、前記領域VIIの更なる拡大図である。
図９は、図７に示すIX-IX線に沿う断面図である。
図１０は、図７に示すX-X線に沿う断面図である。
図１１は、図７に示すXI-XI線に沿う断面図である。
図１２は、図７に示すXII-XII線に沿う断面図である。
図１３は、図７に示すXIII-XIII線に沿う断面図である。
図１４は、前記内側素子領域を示す平面図であり、図６に示す領域XIVの拡大図である。
図１５は、図１４に示すXV-XV線に沿う断面図である。
図１６は、図１４に示すXVI-XVI線に沿う断面図である。
図１７は、図１４に示すXVII-XVII線に沿う断面図である。
図１８は、図１４に示すXVIII-XVIII線に沿う断面図である。
図１９Ａは、図１４に示すXIXA-XIXA線に沿う断面図である。
図１９Ｂは、図６に示すXIXB-XIXB線に沿う断面図である。
図２０は、参考形態に示す半導体チップ内のレイアウト例を示す平面図である。
図２１は、第２実施形態に係る半導体装置の出力領域および内側素子領域を示す平面図であり、図６に対応する図である。
図２２は、前記内側素子領域を示す平面図であり、図２１に示す領域XXIIの拡大図である。
図２３は、図２２に示すXXIII-XXIII線に沿う断面図である。
図２４は、図２２に示すXXIV-XXIV線に沿う断面図である。
図２５は、図２２に示すXXV-XXV線に沿う断面図である。
図２６Ａは、第３実施形態に係る半導体装置の出力領域および内側素子領域を示す平面図であり、図６に対応する図である。
図２６Ｂは、図２６Ａに示すXXVIB-XXVIB線に沿う断面図である。
図２７は、第２実施形態に係る接続配線の第１変形例を示す平面図であり、図２５に対応する図である。
図２８は、第１実施形態に係る半導体装置の平面構造の第２変形例を示す断面図であり、図１４に対応する図である。
【０００７】
［詳細な説明］
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。
【０００８】
図１は、第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ２内のレイアウト例を示す平面図である。
【０００９】
図１～図３を参照して、半導体装置１は、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、この形態（this embodiment）では、Ｓｉ単結晶を含むＳｉチップである。半導体チップ２は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップからなっていてもよい。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップよりも大きいバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。たとえば、半導体チップ２は、ＳｉＣ単結晶を含むＳｉＣチップであってもよい。
【００１０】
図２を参照して、半導体チップ２は、一方側の第１主面（主面）３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。
（【００１１】以降は省略されています）

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