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公開番号2025022574
公報種別公開特許公報(A)
公開日2025-02-14
出願番号2023127274
出願日2023-08-03
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 30/65 20250101AFI20250206BHJP()
要約【課題】バックゲートコンタクト領域の接続先を、ソース領域とドレイン領域との間で切り換え可能な半導体装置を提供する。
【解決手段】半導体装置1は、半導体チップ2と、第1主面3の表層部に形成されたn型の第1ドレイン領域21と、第1主面3の表層部において第1ドレイン領域21から離れて形成されたp型のバックゲート領域16と、バックゲート領域16の表層部において、バックゲート領域16の周縁61～64から内側に離れて形成されたn型のソース領域23と、バックゲート領域16の表層部においてソース領域23から電気的に分離して形成されたp型のバックゲートコンタクト領域24と、バックゲート領域16において周縁61～64とソース領域23との間に形成されたチャネル領域53に対向するゲート電極20とを含む。
【選択図】図7
特許請求の範囲【請求項１】
第１主面およびその反対側の第２主面を有する半導体チップと、
前記第１主面の表層部に形成された第１導電型の第１ドレイン領域と、
前記第１主面の表層部において前記第１ドレイン領域から離れて形成された第２導電型のバックゲート領域と、
前記バックゲート領域の表層部において、前記バックゲート領域の周縁から内側に離れて形成された第１導電型のソース領域と、
前記バックゲート領域の表層部において前記ソース領域から電気的に分離して形成された第２導電型のバックゲートコンタクト領域と、
前記バックゲート領域において前記バックゲート領域の前記周縁と前記ソース領域との間に形成されたチャネル領域に対向するゲート電極とを含む、半導体装置。
続きを表示（約 950 文字）【請求項２】
前記バックゲート領域が、前記第１主面に沿う第１方向に沿って延びる帯状であり、
前記ソース領域および前記バックゲートコンタクト領域が、前記第１方向に交差する第２方向に互いに間隔を空けて形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域および前記バックゲートコンタクト領域が、前記第１方向に沿って延びる帯状である、請求項２に記載の半導体装置。
【請求項４】
前記バックゲートコンタクト領域の前記第２方向の幅が、０．６μｍ以上０．８μｍ以下である、請求項３に記載の半導体装置。
【請求項５】
前記ソース領域が、前記バックゲートコンタクト領域を前記第２方向に挟むように形成された一対のソース領域を含む、請求項３に記載の半導体装置。
【請求項６】
前記ソース領域および前記バックゲートコンタクト領域は、前記バックゲート領域の表層部において、フィールド絶縁膜によって電気的に分離されている、請求項１に記載の半導体装置。
【請求項７】
前記第１主面を覆う層間絶縁膜と、
前記層間絶縁膜上に形成されたバックゲート配線と、
前記バックゲート配線とは別の配線であって前記層間絶縁膜上に形成されたソース配線と、
前記層間絶縁膜を貫通し、前記バックゲート領域と前記バックゲート配線とを接続するバックゲートコンタクトと、
前記層間絶縁膜を貫通し、前記ソース領域と前記ソース配線とを接続するソースコンタクトとをさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
【請求項８】
前記バックゲート領域の下方に形成された第２導電型の第１不純物領域をさらに含む、請求項１に記載の半導体装置。
【請求項９】
前記第１不純物領域が、前記チャネル領域に深さ方向に対向しないように形成されている、請求項８に記載の半導体装置。
【請求項１０】
前記第１不純物領域の周縁が、前記第１主面に沿う方向に関し、前記バックゲート領域の前記周縁から内側に離れて形成されている、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１は、ｐ型のシリコン基板と、当該シリコン基板上に形成されたｎチャネル型のＬＤＭＯＳとを備える半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－０１７３８８号公報
【０００４】
［概要］
本開示の一実施形態は、バックゲートコンタクト領域の接続先を、ソース領域とドレイン領域との間で切り換え可能な半導体装置を提供する。
【０００５】
本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体チップと、前記第１主面の表層部に形成された第１導電型の第１ドレイン領域と、前記第１主面の表層部において前記第１ドレイン領域から離れて形成された第２導電型のバックゲート領域と、前記バックゲート領域の表層部において、前記バックゲート領域の周縁から内側に離れて形成された第１導電型のソース領域と、前記バックゲート領域の表層部において前記ソース領域から電気的に分離して形成された第２導電型のバックゲートコンタクト領域と、前記バックゲート領域において前記バックゲート領域の前記周縁と前記ソース領域との間に形成されたチャネル領域に対向するゲート電極とを含む、半導体装置を提供する。
【図面の簡単な説明】
【０００６】
図１は、本開示の一実施形態に係る半導体装置の模式的な平面図である。
図２は、ＬＤＭＯＳ領域における不純物拡散領域の平面レイアウトの一例を示す図である。
図３は、前記ＬＤＭＯＳ領域におけるフィールド絶縁膜の平面形状の一例を示す図である。
図４は、図３の一点鎖線IVで囲まれた部分の拡大図である。
図５は、前記ＬＤＭＯＳ領域におけるゲート電極の平面形状の一例を示す図である。
図６は、図５に示すVI-VI線に沿う断面図である。
図７は、図６の一点鎖線VIIで囲まれた部分の拡大図である。
図８は、前記半導体装置の回路図である。
図９は、バックゲートコンタクト領域の第２方向の第４幅と、前記半導体装置のオン耐圧との関係を示すグラフである。
図１０Ａは、前記半導体装置の製造工程の一部を示す図であり、図７に対応する図である。
図１０Ｂは、図１０Ａの次の工程を示す図である。
図１０Ｃは、図１０Ｂの次の工程を示す図である。
図１０Ｄは、図１０Ｃの次の工程を示す図である。
図１０Ｅは、図１０Ｄの次の工程を示す図である。
図１０Ｆは、図１０Ｅの次の工程を示す図である。
図１０Ｇは、図１０Ｆの次の工程を示す図である。
図１０Ｈは、図１０Ｇの次の工程を示す図である。
図１０Ｉは、図１０Ｈの次の工程を示す図である。
図１０Ｊは、図１０Ｉの次の工程を示す図である。
図１０Ｋは、図１０Ｊの次の工程を示す図である。
図１０Ｌは、図１０Ｋの次の工程を示す図である。
図１０Ｍは、図１０Ｌの次の工程を示す図である。
図１０Ｎは、図１０Ｍの次の工程を示す図である。
図１１は、前記半導体装置の平面構造の第１変形例であり、図４の一点鎖線XIで囲まれた部分に対応する図である。
図１２は、前記半導体装置の平面構造の第２変形例であり、図１１に対応する図である。
図１３は、本開示の他の実施形態に係る半導体装置の模式的な断面図であり、図７に対応する図である。
【０００７】
［詳細な説明］
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。
【０００８】
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。
【０００９】
半導体装置１は、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、半導体装置１の外形を形成しており、たとえば、単結晶の半導体材料がチップ状（直方体形状）に形成された構造体である。半導体チップ２は、Ｓｉ、ＳｉＣなどの半導体材料で形成されている。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに第１主面３および第２主面４を接続する第１～第４側面５～８を有している。第１～第４側面５～８は、第１側面５、第２側面６、第３側面７および第４側面８を含む。第３側面７および第４側面８は、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第１側面５および第２側面６は、第２方向Ｙに延び、第１方向Ｘに対向している。
【００１０】
第１主面３および第２主面４は、第３方向Ｚ（第１主面３および第２主面４の法線方向）から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１主面３は、機能デバイスが形成されるデバイス面と称してもよい。第２主面４は、機能デバイスが形成されない非デバイス面と称してもよい。第１主面３には、複数のデバイス領域９が形成されている。複数のデバイス領域９の個数および配置は任意である。複数のデバイス領域９は、第１主面３の表層部を利用して形成された機能デバイスを含んでいてもよい。機能デバイスは、たとえば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも一つを含んでいてもよい。機能デバイスは、たとえば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。
（【００１１】以降は省略されています）

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