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公開番号2025030912
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2023136605
出願日2023-08-24
発明の名称半導体装置、半導体装置の試験装置及びマルチチップパッケージ
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G01R 31/28 20060101AFI20250228BHJP(測定;試験)
要約【課題】テスト時間を短縮し得る半導体装置、半導体装置の試験装置及びマルチチップパッケージを提供する。
【解決手段】半導体装置は、第1トランジスタと、第1トランジスタに接続される第1配線と、第1配線を介して第1トランジスタに接続される第1端子と、第2トランジスタと、第2トランジスタに接続される第2配線と、第2配線を介して第2トランジスタに接続される第2端子と、第1配線と第2配線との間に設けられるスイッチと、を備え、第1端子及び第2端子のテスト時のスイッチはオン状態であり、第1端子及び第2端子の非テスト時のスイッチはオフ状態である。
【選択図】図1
特許請求の範囲【請求項１】
半導体装置であって、
第１トランジスタと、
前記第１トランジスタに接続される第１配線と、
前記第１配線を介して前記第１トランジスタに接続される第１端子と、
第２トランジスタと、
前記第２トランジスタに接続される第２配線と、
前記第２配線を介して前記第２トランジスタに接続される第２端子と、
前記第１配線と前記第２配線との間に設けられるスイッチと、
を備え、
前記第１端子及び前記第２端子のテスト時の前記スイッチはオン状態であり、
前記第１端子及び前記第２端子の非テスト時の前記スイッチはオフ状態である、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第１端子は、前記半導体装置の入力側の回路を構成する前記第１トランジスタに接続される第１入力端子であり、
前記第２端子は、前記半導体装置の入力側の回路を構成する前記第２トランジスタに接続される第２入力端子である、請求項１に記載の半導体装置。
【請求項３】
前記第１端子は、前記半導体装置の出力側の回路を構成する前記第１トランジスタに接続される第１出力端子であり、
前記第２端子は、前記半導体装置の出力側の回路を構成する前記第２トランジスタに接続される第２出力端子である、請求項１に記載の半導体装置。
【請求項４】
半導体装置の試験装置であって、
前記半導体装置は、
第１トランジスタと、
前記第１トランジスタに接続される第１配線と、
前記第１配線を介して前記第１トランジスタに接続される第１端子と、
第２トランジスタと、
前記第２トランジスタに接続される第２配線と、
前記第２配線を介して前記第２トランジスタに接続される第２端子と、
を備え、
前記試験装置は、
前記第１端子に接続され前記試験装置の内部に設けられる第３配線と、
前記第２端子に接続され前記試験装置の内部に設けられる第４配線と、
前記第３配線と前記第４配線との間に設けられるスイッチと、を備え、
前記第１端子及び前記第２端子のテスト時の前記スイッチはオン状態であり、
前記第１端子及び前記第２端子の非テスト時の前記スイッチはオフ状態である、半導体装置の試験装置。
【請求項５】
少なくとも第１半導体装置及び第２半導体装置を有するマルチチップパッケージであって、
前記第１半導体装置は、
第１トランジスタと、
前記第１トランジスタに接続される第１配線と、
前記第１配線を介して前記第１トランジスタに接続される第１端子と、
を備え、
前記第２半導体装置は、
第２トランジスタと、
前記第２トランジスタに接続される第２配線と、
前記第２配線を介して前記第２トランジスタに接続される第２端子と、
を備え、
前記第１配線と前記第２トランジスタとの間に設けられるスイッチは、
前記第１端子及び前記第２端子のテスト時にオン状態であり、
前記第１端子及び前記第２端子の非テスト時にオフ状態である、マルチチップパッケージ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、半導体装置の試験装置及びマルチチップパッケージに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１には、集積回路に設けられている複数の端子の状態を検査する技術が開示されている。特許文献１の従来技術では、検査対象の集積回路が、複数のトランジスタと、これらのトランジスタのそれぞれに接続される出力端子と、トランジスタと出力端子間との間に設けられる共通配線とを備えている。このように複数の端子と、端子からトランジスタに伸びる配線とがトランジスタに適切に接続されているかを検査する場合、テスタと呼ばれる試験装置を複数の端子のそれぞれに順に接続して、試験装置から電圧を印加するなどして実施され得る。
【先行技術文献】
【特許文献】
【０００３】
特開２０００－２６１１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、集積回路に設けられている端子の数が増える程、試験装置を端子に繋ぎ替える回数も増えるため、従来技術では、全ての端子のテストが完了するまでの時間が増加し得る。また複数の集積回路を含むマルチチップパッケージの回路では、マルチチップパッケージに複数の集積回路を実装後、複数の端子の内、一部の端子のみがマルチチップパッケージの外部（表面）に配置される得るため、全ての端子を個別にテストすることができない場合がある。このように、従来技術では、複数の端子を備える集積回路又はマルチチップパッケージのテスト時間を短縮する上で改善の余地がある。
【０００５】
本開示は、上記の事情を踏まえ、テスト時間を短縮し得る半導体装置、半導体装置の試験装置及びマルチチップパッケージを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本開示にかかる半導体装置は、第１トランジスタと、前記第１トランジスタに接続される第１配線と、前記第１配線を介して前記第１トランジスタに接続される第１端子と、第２トランジスタと、前記第２トランジスタに接続される第２配線と、前記第２配線を介して前記第２トランジスタに接続される第２端子と、前記第１配線と前記第２配線との間に設けられるスイッチと、を備え、前記第１端子及び前記第２端子のテスト時の前記スイッチはオン状態であり、前記第１端子及び前記第２端子の非テスト時の前記スイッチはオフ状態である。
【０００７】
上記課題を解決するため、本開示にかかる半導体装置の試験装置は、前記半導体装置が、第１トランジスタと、前記第１トランジスタに接続される第１配線と、前記第１配線を介して前記第１トランジスタに接続される第１端子と、第２トランジスタと、前記第２トランジスタに接続される第２配線と、前記第２配線を介して前記第２トランジスタに接続される第２端子と、を備え、前記試験装置が、前記第１端子に接続され前記試験装置の内部に設けられる第３配線と、前記第２端子に接続され前記試験装置の内部に設けられる第４配線と、前記第３配線と前記第４配線との間に設けられるスイッチと、を備え、前記第１端子及び前記第２端子のテスト時の前記スイッチはオン状態であり、前記第１端子及び前記第２端子の非テスト時の前記スイッチはオフ状態である。
【０００８】
上記課題を解決するため、本開示にかかるマルチチップパッケージは、少なくとも第１半導体装置及び第２半導体装置を有するマルチチップパッケージであって、前記第１半導体装置は、第１トランジスタと、前記第１トランジスタに接続される第１配線と、前記第１配線を介して前記第１トランジスタに接続される第１端子と、を備え、前記第２半導体装置は、第２トランジスタと、前記第２トランジスタに接続される第２配線と、前記第２配線を介して前記第２トランジスタに接続される第２端子と、を備え、前記第１配線と前記第２トランジスタとの間に設けられるスイッチは、前記第１端子及び前記第２端子のテスト時にオン状態であり、前記第１端子及び前記第２端子の非テスト時にオフ状態である。
【発明の効果】
【０００９】
本開示によれば、テスト時間を短縮し得る半導体装置、半導体装置の試験装置及びマルチチップパッケージを提供することが可能となる、という効果を奏する。
【図面の簡単な説明】
【００１０】
図１は本開示の第１実施形態にかかる半導体装置の構成を示す図である。
図２は半導体装置１００－１の試験方法を説明するための図である。
図３は比較例にかかる半導体装置の構成を示す図である。
図４は本開示の第２実施形態にかかる半導体装置の構成を示す図である。
図５は本開示の第３実施形態にかかる試験装置の構成を示す図である。
図６は本開示の第４実施形態にかかるマルチチップパッケージの構成を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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