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公開番号2025036772
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2025002946,2023193746
出願日2025-01-08,2019-05-24
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 25/07 20060101AFI20250306BHJP(基本的電気素子)
要約【課題】インダクタンスの影響を低減すること。
【解決手段】半導体装置1は、第1スイッチング素子11及び第2スイッチング素子12を含み、互いに並列に接続された第1インバータ回路、第2インバータ回路、及び第3インバータ回路と、第1導電層、第2導電層、第3導電層、及び第4導電層と、集積回路素子25Hと、封止樹脂50と、を備える。複数の第2スイッチング素子12の中心のうち少なくとも1つの第2スイッチング素子12の中心は、第2方向に離間して実装される。第3側面50Eにおいて、複数の第1端子部33gのうち第3側面50Eが延びる方向に隣り合う第1端子部33gの間の部分には凹部51が設けられている。平面視において凹部51における第3側面50Eが延びる方向の大きさは、凹部51における第3側面50Eが延びる方向と直交する方向の大きさよりも大きい。
【選択図】図2
特許請求の範囲【請求項１】
電源電圧が供給される第１スイッチング素子と、
平面視で矩形状に形成され、前記第１スイッチング素子に接続される第１電極、グランドに接続される第２電極、及び制御電極を有する第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子を含み、互いに並列に接続された第１インバータ回路、第２インバータ回路、及び第３インバータ回路と、
前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子が実装された第１導電層と、
前記第１導電層とは離間して設けられ、前記第１インバータ回路の前記第２スイッチング素子が実装された第２導電層と、
前記第１導電層とは離間して設けられ、前記第２インバータ回路の前記第２スイッチング素子が実装された第３導電層と、
前記第１導電層とは離間して設けられ、前記第３インバータ回路の前記第２スイッチング素子が実装された第４導電層と、
前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路とは離間して設けられ、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子を制御する制御回路が搭載された集積回路素子と、
前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子の制御電極と前記集積回路素子とを電気的に接続する制御用ワイヤと、を備え、
前記第２導電層、前記第３導電層、及び前記第４導電層は、互いに絶縁され、かつ第１方向において離間して設けられ、
前記第１スイッチング素子は、平面視において互いに同じ向きで共通の前記第１導電層に実装され、
前記第２導電層は、前記第１インバータ回路の前記第２スイッチング素子が実装される第１素子実装領域を有し、
前記第３導電層は、前記第２インバータ回路の前記第２スイッチング素子が実装される第２素子実装領域を有し、
前記第４導電層は、前記第３インバータ回路の前記第２スイッチング素子が実装される第３素子実装領域を有し、
前記第１素子実装領域、前記第２素子実装領域、及び前記第３素子実装領域は、互いに同一形状であり、かつ平面視で矩形状に形成され、
前記第１素子実装領域に実装された前記第２スイッチング素子の中心、前記第２素子実装領域に実装された前記第２スイッチング素子の中心、及び前記第３素子実装領域に実装された前記第２スイッチング素子の中心のうち少なくとも１つの第２スイッチング素子の中心は、平面視において前記第１方向と交差する第２方向に離間して実装され、
前記第１インバータ回路、前記第２インバータ回路、前記第３インバータ回路、前記第１導電層、前記第２導電層、前記第３導電層、前記第４導電層、前記集積回路素子、及び前記制御用ワイヤを封止する扁平となる矩形状に形成された封止樹脂をさらに備え、
前記封止樹脂は、前記第１スイッチング素子の制御電極に電気的に接続された複数の第１端子部が突出する第３側面を有しており、
前記複数の第１端子部は、平面視において前記第３側面が延びる方向において互いに離間して配置されており、
前記第３側面において、前記複数の第１端子部のうち前記第３側面が延びる方向に隣り合う第１端子部の間の部分には凹部が設けられ、
平面視において前記凹部における前記第３側面が延びる方向の大きさは、前記凹部における前記第３側面が延びる方向と直交する方向の大きさよりも大きい
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記半導体装置は、平面視で前記第１方向が長手方向となる矩形状に形成されており、
前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子は、平面視において前記第１方向に並んで配列されており、前記第１方向から視て、少なくとも一部が互いに重なり合う位置に配置されている
請求項１に記載の半導体装置。
【請求項３】
前記第３側面には、前記集積回路素子と電気的に接続された複数の第２端子部が突出しており、
前記複数の第２端子部は、平面視において前記第３側面が延びる方向において互いに離間して配置されており、
平面視において前記複数の第１端子部のうち前記凹部の両側に配置された２つの第１端子部の間の距離は、前記複数の第２端子部のうち前記第３側面が延びる方向に隣り合う第２端子部の間の距離よりも大きい
請求項１に記載の半導体装置。
【請求項４】
前記封止樹脂は、前記第３側面と対向し、複数の第３端子部が突出する第４側面を有しており、
それぞれの前記第３端子部は、前記第２スイッチング素子と電力用ワイヤによって電気的に接続されるとともに前記封止樹脂に覆われるアイランド部を有しており、
少なくとも２つの前記アイランド部における前記第３側面側の端部は面一である
請求項１に記載の半導体装置。
【請求項５】
前記集積回路素子は、前記第１～４導電層から離隔された第５導電層に実装されており、
前記第１スイッチング素子はドレイン電極パッドが設けられる裏面と、ソース電極パッド及びゲート電極パッドが設けられる表面とを有し、
前記封止樹脂は、前記裏面と対向する封止樹脂裏面と、前記表面と対向する封止樹脂表面とを有し、
前記集積回路素子と前記第５導電層との接続面は、前記第１方向からみた断面視で、前記第１スイッチング素子の前記裏面よりも、前記封止樹脂表面側に位置する
請求項１に記載の半導体装置。
【請求項６】
前記第２スイッチング素子に流れる電流は、３０Ａ未満である
請求項１～５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２スイッチング素子は、ＳｉＣＭＯＳＦＥＴである
請求項１～６のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
電源電圧が供給される第１スイッチング素子と第１スイッチング素子と直列に接続される第２スイッチング素子とを有するインバータ回路と、各スイッチング素子のオンオフを制御する制御回路とをリードフレームに実装することにより、１つのパッケージに集積された半導体装置が開発されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１６－８２２８１号公報
【０００４】
［概要］
上記半導体装置では、第２スイッチング素子の制御端子と制御回路とはボンディングワイヤにより電気的に接続されている。このボンディングワイヤが長くなると、ボンディングワイヤに起因するインダクタンスの影響が大きくなる。
【０００５】
本開示の一態様の半導体装置は、電源電圧が供給される第１スイッチング素子と、平面視で矩形状に形成され、前記第１スイッチング素子に接続される第１電極、グランドに接続される第２電極、及び制御電極を有する第２スイッチング素子と、前記第１スイッチング素子及び前記第２スイッチング素子を含み、互いに並列に接続された第１インバータ回路、第２インバータ回路、及び第３インバータ回路と、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子が実装された第１導電層と、前記第１導電層とは離間して設けられ、前記第１インバータ回路の前記第２スイッチング素子が実装された第２導電層と、前記第１導電層とは離間して設けられ、前記第２インバータ回路の前記第２スイッチング素子が実装された第３導電層と、前記第１導電層とは離間して設けられ、前記第３インバータ回路の前記第２スイッチング素子が実装された第４導電層と、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路とは離間して設けられ、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子を制御する制御回路が搭載された集積回路素子と、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子の制御電極と前記集積回路素子とを電気的に接続する制御用ワイヤと、を備え、前記第２導電層、前記第３導電層、及び前記第４導電層は、互いに絶縁され、かつ第１方向において離間して設けられ、
前記第１スイッチング素子は、平面視において互いに同じ向きで共通の前記第１導電層に実装され、前記第２導電層は、前記第１インバータ回路の前記第２スイッチング素子が実装される第１素子実装領域を有し、前記第３導電層は、前記第２インバータ回路の前記第２スイッチング素子が実装される第２素子実装領域を有し、前記第４導電層は、前記第３インバータ回路の前記第２スイッチング素子が実装される第３素子実装領域を有し、前記第１素子実装領域、前記第２素子実装領域、及び前記第３素子実装領域は、互いに同一形状であり、かつ平面視で矩形状に形成され、前記第１素子実装領域に実装された前記第２スイッチング素子の中心、前記第２素子実装領域に実装された前記第２スイッチング素子の中心、及び前記第３素子実装領域に実装された前記第２スイッチング素子の中心のうち少なくとも１つの第２スイッチング素子の中心は、平面視において前記第１方向と交差する第２方向に離間して実装され、前記第１インバータ回路、前記第２インバータ回路、前記第３インバータ回路、前記第１導電層、前記第２導電層、前記第３導電層、前記第４導電層、前記集積回路素子、及び前記制御用ワイヤを封止する扁平となる矩形状に形成された封止樹脂をさらに備え、前記封止樹脂は、前記第１スイッチング素子の制御電極に電気的に接続された複数の第１端子部が突出する第３側面を有しており、前記複数の第１端子部は、平面視において前記第３側面が延びる方向において互いに離間して配置されており、前記第３側面において、前記複数の第１端子部のうち前記第３側面が延びる方向に隣り合う第１端子部の間の部分には凹部が設けられ、平面視において前記凹部における前記第３側面が延びる方向の大きさは、前記凹部における前記第３側面が延びる方向と直交する方向の大きさよりも大きい。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の電気的構成を示すブロック図。
半導体装置の内部の配置構成を示す平面図。
半導体装置の斜視図。
半導体装置の底面図。
図２の５－５線に沿った断面図。
図２の６－６線に沿った断面図。
図２の一部の拡大図。
図７の８－８線に沿った断面図。
図２の一部の拡大図。
図９の１０－１０線に沿った断面図。
ＭＯＳＦＥＴの構造を示す断面図。
半導体装置の一部の詳細な電気的構成を示す回路図。
第２実施形態の半導体装置の一部の詳細な電気的構成を示す回路図。
半導体装置の集積回路素子の一部の素子配置を示す模式平面図。
第３実施形態の半導体装置の内部の配置構成の一部を拡大した平面図。
第４実施形態の半導体装置の電気的構成を示すブロック図。
半導体装置の内部の配置構成を示す平面図。
ダイオードの構造を示す断面斜視図。
ダイオードの構造を示す断面図。
第４実施形態の作用を説明するための図であり、駆動部の電気的な接続構成を示す回路図。
第５実施形態の半導体装置の電気的構成を示すブロック図。
半導体装置の内部の配置構成を示す平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成を示す平面図。
変形例の半導体装置の内部の配置構成を示す平面図。
変形例の半導体装置の内部の配置構成を示す平面図。
変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
変形例の半導体装置の内部の配置構成を示す平面図。
変形例のＭＯＳＦＥＴの構造を示す断面図。
変形例のＭＯＳＦＥＴの構造を示す断面図。
変形例のダイオードの構造を示す断面図。
変形例の半導体装置の電気的構成を示すブロック図。
図３７の半導体装置の内部の配置構成を示す平面図。
変形例の半導体装置の内部の配置構成を示す平面図。
【０００７】
［詳細な説明］
以下、半導体装置の各実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
【０００８】
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
【０００９】
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
【００１０】
（第１実施形態）
図１に示すように、半導体装置１は、モータ２を駆動するインバータ回路を構成するものであり、３つのインバータ回路である第１インバータ回路１０Ｕ、第２インバータ回路１０Ｖ、及び第３インバータ回路１０Ｗを有する駆動部１０と、駆動部１０を制御する制御回路２０とを備える。各インバータ回路１０Ｕ，１０Ｖ，１０Ｗは、互いに並列に接続されている。モータ２の一例は、３相ブラシレスモータである。
（【００１１】以降は省略されています）

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