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公開番号2025027537
公報種別公開特許公報(A)
公開日2025-02-28
出願番号2023132347
出願日2023-08-15
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10D 30/68 20250101AFI20250220BHJP()
要約
【課題】書き込み特性を向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、積層体と、半導体層と、第1絶縁膜と、第1電荷蓄積膜と、第2電荷蓄積膜と、第2絶縁膜と、を備える。積層体は、電極層と絶縁層とが交互に第1方向に積層される。半導体層は、積層体内に第1方向に沿って配置される。第1絶縁膜は、積層体と半導体層との間に第1方向に沿って配置される。第1電荷蓄積膜は、積層体と第1絶縁膜との間に第1方向に沿って配置される。第2電荷蓄積膜は、電極層と第1電荷蓄積膜との間に配置され、第1方向において絶縁膜と接する。第2絶縁膜は、電極層と第2電荷蓄積膜との間に配置される。第2電荷蓄積膜は、ハフニウム(Hf)、アルミニウム(Al)、および、ジルコニウム(Zr)の少なくとも1つを含む、酸化膜、窒化膜、または、酸窒化膜である。
【選択図】図9
特許請求の範囲【請求項１】
電極層と絶縁層とが交互に第１方向に積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、
前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された第１電荷蓄積膜と、
前記電極層と前記第１電荷蓄積膜との間に配置され、前記第１方向において絶縁膜と接する第２電荷蓄積膜と、
前記電極層と前記第２電荷蓄積膜との間に配置された第２絶縁膜と、
を備え、
前記第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記酸窒化膜は、１％以上２０％以下の窒素（Ｎ）を含む、請求項１に記載の半導体装置。
【請求項３】
前記第２電荷蓄積膜の前記積層体に対向する第１面は、前記積層体に向かって凸形状を有する、請求項１に記載の半導体装置。
【請求項４】
前記第２電荷蓄積膜の前記積層体に対向する第１面は、前記第１方向に沿って平坦であり、
前記第２電荷蓄積膜の前記半導体層に対向する第２面は、前記第１方向に沿って平坦である、請求項１に記載の半導体装置。
【請求項５】
前記第２電荷蓄積膜の前記半導体層に対向する第２面、並びに、前記第２電荷蓄積膜に対応する領域における前記第１電荷蓄積膜、前記第１絶縁膜、および、前記半導体層のラフネスは、０．５ｎｍ以下である、請求項１に記載の半導体装置。
【請求項６】
前記第１電荷蓄積膜は、ＳｉＮを含む、請求項１に記載の半導体装置。
【請求項７】
前記第１電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、請求項１に記載の半導体装置。
【請求項８】
犠牲層と絶縁層とが交互に第１方向に積層された積層体を形成し、
前記積層体を前記第１方向に貫通するホールを形成し、
前記ホールの内側面に絶縁体の第１膜を形成し、
前記第１膜の上に第１電荷蓄積膜を形成し、
前記第１電荷蓄積膜の上に絶縁体の第２膜を形成し、
前記第２膜の上に半導体層を形成し、
前記第１膜が露出するように前記犠牲層を除去し、
前記犠牲層が除去された領域における前記第１膜を除去することにより、前記第１電荷蓄積膜を露出させ、
露出した前記第１電荷蓄積膜の上に第２電荷蓄積膜を選択的に形成し、
前記第２電荷蓄積膜の上に絶縁体の第３膜を形成する、
ことを具備し、
前記第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、半導体装置の製造方法。
【請求項９】
前記第２電荷蓄積膜を選択的に形成した後、前記第２電荷蓄積膜を酸化させる、ことをさらに具備する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
犠牲層と絶縁層とが交互に第１方向に積層された積層体を形成し、
前記積層体を前記第１方向に貫通するホールを形成し、
前記ホールの内側面の前記絶縁層の上に絶縁体の第３膜を選択的に形成し、
前記犠牲層および前記第３膜の上に、絶縁体の第４膜を形成し、
第３電荷蓄積膜の成膜およびエッチングを繰り返すことにより、前記第４膜の上に前記第３電荷蓄積膜を形成し、
前記第３膜に対応する領域の前記第４膜が露出するまで、前記第３電荷蓄積膜を除去し、
前記第４膜および前記第３電荷蓄積膜の上に第４電荷蓄積膜を形成し、
前記第４電荷蓄積膜の上に絶縁体の第５膜を形成し、
前記第５膜の上に半導体層を形成する、
ことを具備し、
前記第３電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である、半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
半導体装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリでは、複数の電極層と絶縁層が交互に積層された積層体にこの積層体を貫通するメモリホールが設けられている。このメモリホール内に電荷蓄積層と半導体層を設けることで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することでメモリセルにデータが記憶される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０２６５３８１号明細書
米国特許出願公開第２０２１／０３２７８９８号明細書
米国特許出願公開第２０２１／０３９９０１１号明細書
米国特許出願公開第２０２１／００３５８０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み特性を向上させることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、積層体と、半導体層と、第１絶縁膜と、第１電荷蓄積膜と、第２電荷蓄積膜と、第２絶縁膜と、を備える。積層体は、電極層と絶縁層とが交互に第１方向に積層される。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に第１方向に沿って配置される。第１電荷蓄積膜は、積層体と第１絶縁膜との間に第１方向に沿って配置される。第２電荷蓄積膜は、電極層と第１電荷蓄積膜との間に配置され、第１方向において絶縁膜と接する。第２絶縁膜は、電極層と第２電荷蓄積膜との間に配置される。第２電荷蓄積膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、および、ジルコニウム（Ｚｒ）の少なくとも１つを含む、酸化膜、窒化膜、または、酸窒化膜である。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置のメモリセルの模式断面図。
第１実施形態の半導体装置のメモリセルの模式断面図。
第１実施形態による半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第２比較例による半導体装置の製造工程を示す断面図。
第２比較例の半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置のメモリセルの模式断面図。
第２実施形態による半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置の製造工程を示す断面図。
第２実施形態の第１変形例による半導体装置の製造工程を示す断面図。
第２実施形態の第１変形例の半導体装置の製造工程を示す断面図。
第２実施形態の第２変形例の半導体装置のメモリセルの模式断面図。
第２実施形態の第３変形例の半導体装置のメモリセルの模式断面図。
第３実施形態による半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
第１実施形態の半導体装置は、３次元ＮＡＮＤフラッシュメモリである。
【０００９】
図１Ａおよび図１Ｂは、第１実施形態の半導体装置のメモリセルアレイ１００の模式断面図である。図１Ａおよび図１Ｂは、メモリセルアレイ１００の中の、１本のメモリストリングの中の複数のメモリセルＭＣの断面を示す。
【００１０】
図１Ａは、メモリセルアレイ１００のｙｚ断面図である。図１Ａは、図１ＢのＢＢ’断面である。図１Ｂは、メモリセルアレイ１００のｘｙ断面図である。図１Ｂは、図１ＡのＡＡ’断面である。図１Ａ中、破線で囲まれた領域が、１個のメモリセルＭＣである。
（【００１１】以降は省略されています）

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