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公開番号2025034175
公報種別公開特許公報(A)
公開日2025-03-13
出願番号2023140398
出願日2023-08-30
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20250306BHJP()
要約
【課題】半導体記憶装置の信頼性の低下を抑制する。
【解決手段】実施形態の半導体記憶装置は、素子領域において第1方向にこの順に互いに離れて並ぶ、各々がソース領域又はドレイン領域である第1領域、第2領域、及び第3領域と、を含む半導体基板と、第1開口部を有する第1導電体層と、第2開口部を有し、第1方向に第1導電体層と離れて並ぶ第2導電体層と、第1領域に接続され、第1開口部を通過する第1コンタクトと、第3領域に接続され、第2開口部を通過する第2コンタクトと、第1導電体層と第2導電体層との間に設けられ、第1方向にこの順に互いに離れて並ぶ第3導電体層及び第4導電体層と、を備え、第3導電体層は、第1導電体層と離れて配置され、第4導電体層は、第2導電体層と離れて配置され、第1導電体層及び第1コンタクトは、略同電位になるように互いに接続され、第2導電体層及び第2コンタクトは、略同電位になるように互いに接続される。
【選択図】図7
特許請求の範囲【請求項１】
素子領域と、前記素子領域において第１方向にこの順に互いに離れて並ぶ、各々がソース領域又はドレイン領域である第１領域、第２領域、及び第３領域と、を含む半導体基板と、
前記素子領域の上方に設けられ、第１開口部を有する第１導電体層と、
前記素子領域の上方に設けられ、第２開口部を有し、前記第１方向に前記第１導電体層と離れて並ぶ第２導電体層と、
前記第１領域に接続され、前記第１開口部を通過する第１コンタクトと、
前記第３領域に接続され、前記第２開口部を通過する第２コンタクトと、
前記第１コンタクトに接続された第１メモリセルと、
前記第２コンタクトに接続された第２メモリセルと、
前記素子領域の上方において前記第１導電体層と前記第２導電体層との間に設けられ、前記第１方向にこの順に互いに離れて並ぶ第３導電体層及び第４導電体層と、
を備え、
前記第３導電体層は、前記第１導電体層と離れて配置され、
前記第４導電体層は、前記第２導電体層と離れて配置され、
前記第１導電体層及び前記第１コンタクトは、略同電位になるように互いに接続され、
前記第２導電体層及び前記第２コンタクトは、略同電位になるように互いに接続される、半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記第２領域に接続され、前記第３導電体層と前記第４導電体層との間を通過する第３コンタクトをさらに備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記素子領域の上方において前記第３導電体層と前記第４導電体層との間に設けられ、前記第３コンタクトが通過する第３開口部を有する第５導電体層をさらに備え、
前記第５導電体層は、前記第３導電体層及び前記第４導電体層と離れて配置され、
前記第５導電体層及び前記第３コンタクトは、略同電位になるように互いに接続される、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１導電体層は、前記第３導電体層に対向する前記第１導電体層の端部から前記第１開口部に達する第１スリットを有し、
前記第２導電体層は、前記第４導電体層に対向する前記第２導電体層の端部から前記第２開口部に達する第２スリットを有する、請求項３に記載の半導体記憶装置。
【請求項５】
前記半導体基板に略垂直な方向から見て、前記第１導電体層、前記第２導電体層、前記第３導電体層、前記第４導電体層、及び前記第５導電体層は、前記半導体基板に設けられるアクティブ領域の内側に配置される、請求項３に記載の半導体記憶装置。
【請求項６】
前記半導体基板に略垂直な方向から見て、前記第１導電体層、前記第２導電体層、及び前記第５導電体層は、前記半導体基板に設けられるアクティブ領域の内側に設けられる、
前記半導体基板に略垂直な方向から見て、前記第３導電体層及び前記第４導電体層は、前記アクティブ領域から、前記第１方向に略垂直でかつ前記半導体基板に略平行な第２方向に延伸するように設けられる、請求項３に記載の半導体記憶装置。
【請求項７】
前記半導体基板に略垂直な方向から見て、前記第３導電体層及び前記第２領域は、互いに重複せず、
前記半導体基板に略垂直な方向から見て、前記第４導電体層及び前記第２領域は、互いに重複しない、請求項２に記載の半導体記憶装置。
【請求項８】
前記半導体基板に略垂直な方向から見て、前記第１領域及び前記第３導電体層が、互いに重複する請求項１に記載の半導体記憶装置。
【請求項９】
前記半導体基板に略垂直な方向から見て、前記第１領域及び前記第３導電体層が、前記第１方向に０．２μｍ～０．６μｍの範囲で互いに重複する請求項８に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１４／０２８４７１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の信頼性の低下を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、素子領域と、素子領域において第１方向にこの順に互いに離れて並ぶ、各々がソース領域又はドレイン領域である第１領域、第２領域、及び第３領域と、を含む半導体基板と、素子領域の上方に設けられ、第１開口部を有する第１導電体層と、素子領域の上方に設けられ、第２開口部を有し、第１方向に第１導電体層と離れて並ぶ第２導電体層と、第１領域に接続され、第１開口部を通過する第１コンタクトと、第３領域に接続され、第２開口部を通過する第２コンタクトと、第１コンタクトに接続された第１メモリセルと、第２コンタクトに接続された第２メモリセルと、素子領域の上方において第１導電体層と第２導電体層との間に設けられ、第１方向にこの順に互いに離れて並ぶ第３導電体層及び第４導電体層と、を備え、第３導電体層は、第１導電体層と離れて配置され、第４導電体層は、第２導電体層と離れて配置され、第１導電体層及び第１コンタクトは、略同電位になるように互いに接続され、第２導電体層及び第２コンタクトは、略同電位になるように互いに接続される。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。
実施形態に係る半導体記憶装置の断面構造の一例を示す断面図である。
実施形態に係る半導体記憶装置のロウデコーダモジュール、ドライバモジュール、及びメモリセルアレイの構成の一例を示す回路図。
実施形態に係る半導体記憶装置に含まれるブロックデコーダの構成の一例を示す回路図。
実施形態に係る半導体記憶装置のロウデコーダモジュールの平面構造の一例を示す平面図である。
実施形態に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
実施形態に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。
実施形態に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図である。
実施形態に係る半導体記憶装置が備える転送トランジスタの製造途中の構造の一例を示す断面図である。
実施形態に係る半導体記憶装置が備える転送トランジスタの製造途中の構造の一例を示す断面図である。
第１変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第１変形例に係る転送トランジスタのサーフェス耐圧の一例を示すグラフである。
第１変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図１２のＸＩＶ－ＸＩＶ線に沿った断面図である。
第１変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図１２のＸＩＶ－ＸＩＶ線に沿った断面図である。
図１４Ａの一点鎖線枠の拡大断面図である。
図１４Ｂの一点鎖線枠の拡大断面図である。
第１変形例に係る転送トランジスタのオン電流の一例を示すグラフである。
第２変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第２変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図である。
第２変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図１６のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面図である。
第３変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第３変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図１９のＸＸ－ＸＸ線に沿った断面図である。
第４変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第４変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図２１のＸＸＩＩ－ＸＸＩＩ線に沿った断面図である。
第５変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第５変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図２３のＸＸＩＶ－ＸＸＩＶ線に沿った断面図である。
第６変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．実施形態
１．１構成
１．１．１メモリシステム
図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【００１０】
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。
（【００１１】以降は省略されています）

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