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公開番号2025032419
公報種別公開特許公報(A)
公開日2025-03-12
出願番号2023137670
出願日2023-08-28
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人
主分類H10D 30/66 20250101AFI20250305BHJP()
要約【課題】オン抵抗を低減できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第1導電型の第1の半導体領域と、第2導電型の第2の半導体領域と、第1導電型の第3の半導体領域と、を含む半導体層と、半導体層の中に設けられたゲート電極、を備え、第2の半導体領域は、第1、第2、及び第3の領域を含み、第1の領域は第2の領域と第1の半導体領域との間に設けられ、第3の領域は第2の領域と第3の半導体領域との間に設けられ、ゲート電極は、第1、第2、及び第3の部分を含み、第1の部分は第1の領域と、第2の部分は第2の領域と、第3の部分は第3の領域と対向し、第1の部分は第1の材料、第2の部分は第2の材料、第3の部分は第3の材料を含み、第1導電型がn型の場合、第1の材料及び第3の材料の仕事関数は第2の材料よりも小さく、第1導電型がp型の場合、第1の材料及び第3の材料の仕事関数は第2の材料よりも大きい。
【選択図】図3
特許請求の範囲【請求項１】
第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電型の第３の半導体領域と、
を含む半導体層と、
前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域に電気的に接続された第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の中に設けられ、前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域と対向するゲート電極と、
前記ゲート電極と前記第１の半導体領域との間、前記ゲート電極と前記第２の半導体領域との間、及び前記ゲート電極と前記第３の半導体領域との間に設けられたゲート絶縁層と、
を備え、
前記第２の半導体領域は、第１の領域、第２の領域、及び第３の領域を含み、前記第１の領域は前記第２の領域と前記第１の半導体領域との間に設けられ、前記第３の領域は前記第２の領域と前記第３の半導体領域との間に設けられ、
前記ゲート電極は、第１の部分、第２の部分、及び第３の部分を含み、前記第１の部分は前記第１の領域と対向し、前記第２の部分は前記第２の領域と対向し、前記第３の部分は前記第３の領域と対向し、前記第１の部分は第１の材料を含み、前記第２の部分は第２の材料を含み、前記第３の部分は第３の材料を含み、
第１導電型がｎ型で第２導電型がｐ型の場合、前記第１の材料の仕事関数及び前記第３の材料の仕事関数は前記第２の材料の仕事関数よりも小さく、
第１導電型がｐ型で第２導電型がｎ型の場合、前記第１の材料の仕事関数及び前記第３の材料の仕事関数は前記第２の材料の仕事関数よりも大きい、半導体装置。
続きを表示（約 830 文字）【請求項２】
前記第１の電極から前記第２の電極に向かう方向に平行で前記ゲート電極と前記半導体層とを含む断面において、前記第２の半導体領域の前記ゲート絶縁層に沿った領域の中で第２導電型不純物濃度が最大となる位置が、前記第２の部分と対向する、請求項１記載の半導体装置。
【請求項３】
前記第１の材料、前記第２の材料、及び前記第３の材料は多結晶シリコンである、請求項１記載の半導体装置。
【請求項４】
前記第１の材料、前記第２の材料、及び前記第３の材料は同一の導電型であり、前記第１の材料の不純物濃度及び前記第３の材料の不純物濃度は、前記第２の材料の不純物濃度と異なる、請求項３記載の半導体装置。
【請求項５】
前記第１の材料の導電型及び前記第３の材料の導電型は、前記第２の材料の導電型と異なる、請求項３記載の半導体装置。
【請求項６】
前記第１の部分と前記第２の部分との間に第１の絶縁膜が設けられ、前記第２の部分と前記第３の部分との間に第２の絶縁膜が設けられる、請求項１記載の半導体装置。
【請求項７】
前記第１の部分、前記第２の部分、及び前記第３の部分は電気的に接続される、請求項６記載の半導体装置。
【請求項８】
前記第２の部分の前記第１の電極から前記第２の電極に向かう方向の長さは、前記第１の半導体領域と前記第３の半導体領域との間の前記方向の長さの２０％以上７０％以下である、請求項１記載の半導体装置。
【請求項９】
前記第１の材料の仕事関数と前記第２の材料の仕事関数の差は０．２ｅＶ以上であり、
前記第３の材料の仕事関数と前記第２の材料の仕事関数の差は０．２ｅＶ以上である、請求項１記載の半導体装置。
【請求項１０】
前記半導体層はシリコン層である、請求項１記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
トランジスタの小型化又は高性能化のために、半導体層に設けられたトレンチの中にゲート電極を埋め込んだ縦型トランジスタが用いられる。縦型トランジスタにおいては、オン抵抗の低減が求められる。
【先行技術文献】
【特許文献】
【０００３】
特許第５７９８５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられた第１導電型の第３の半導体領域と、を含む半導体層と、前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられた第２の電極と、前記半導体層の中に設けられ、前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域と対向するゲート電極と、前記ゲート電極と前記第１の半導体領域との間、前記ゲート電極と前記第２の半導体領域との間、及び前記ゲート電極と前記第３の半導体領域との間に設けられたゲート絶縁層と、を備え、前記第２の半導体領域は、第１の領域、第２の領域、及び第３の領域を含み、前記第１の領域は前記第２の領域と前記第１の半導体領域との間に設けられ、前記第３の領域は前記第２の領域と前記第３の半導体領域との間に設けられ、前記ゲート電極は、第１の部分、第２の部分、及び第３の部分を含み、前記第１の部分は前記第１の領域と対向し、前記第２の部分は前記第２の領域と対向し、前記第３の部分は前記第３の領域と対向し、前記第１の部分は第１の材料を含み、前記第２の部分は第２の材料を含み、前記第３の部分は第３の材料を含み、第１導電型がｎ型で第２導電型がｐ型の場合、前記第１の材料の仕事関数及び前記第３の材料の仕事関数は前記第２の材料の仕事関数よりも小さく、第１導電型がｐ型で第２導電型がｎ型の場合、前記第１の材料の仕事関数及び前記第３の材料の仕事関数は前記第２の材料の仕事関数よりも大きい。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体装置の模式上面図。
第１の実施形態の半導体装置の模式上面図。
第１の実施形態の半導体装置の模式断面図。
第１の実施形態の半導体装置の模式断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
第１の実施形態の半導体装置の製造方法の一例を示す断面図。
比較例の半導体装置の模式断面図。
第１の実施形態の第３の変形例の半導体装置の模式断面図。
第２の実施形態の半導体装置の模式断面図。
第２の実施形態の第３の変形例の半導体装置の模式断面図。
第３の実施形態の半導体装置の模式断面図。
第３の実施形態の半導体装置の模式断面図。
第４の実施形態の半導体装置の模式断面図。
第５の実施形態の半導体装置の模式断面図。
第５の実施形態の第２の変形例の半導体装置の模式断面図。
第６の実施形態の半導体装置の模式断面図。
第６の実施形態の第２の変形例の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、以下の説明において、ｎ
＋
、ｎ、ｎ
－
及び、ｐ
＋
、ｐ、ｐ
－
の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ
＋
はｎよりもｎ型の不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ
＋
はｐよりもｐ型の不純物濃度が相対的に高く、ｐ
－
はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ
＋
型、ｎ
－
型を単にｎ型、ｐ
＋
型、ｐ
－
型を単にｐ型と記載する場合もある。
【０００９】
半導体装置の不純物濃度は、例えば、ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、半導体装置の不純物濃度の相対的な高低は、例えば、ＳｃａｎｎｉｎｇＣａｐａｃｉｔａｎｃｅＭｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、半導体装置の不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また、半導体装置の不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
【００１０】
半導体装置のトレンチの深さ、絶縁層の厚さ等は、例えば、ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
（【００１１】以降は省略されています）

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