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公開番号2025031513
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2024074355
出願日2024-05-01
発明の名称3次元半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 84/85 20250101AFI20250228BHJP()
要約【課題】電気的特性が向上した3次元半導体素子及びその製造方法を提供する。
【解決手段】3次元半導体装置は、背面金属層と、背面金属層上の下部チャンネルパターンLCHと、下部チャンネルパターンを介して第1方向に離隔される第1、第2下部ソース/ドレーンパターンLSD1、LSD2と、LCH上の上部チャンネルパターンUCHと、LSD1上の第1上部ソース/ドレーンパターンUSD1と、LSD2上の第2上部ソース/ドレーンパターンUSD2と、USD1とUSD2を電気的に連結するワイドビアWVと、を含み、第1下部ソース/ドレーンパターンは下部チャンネルパターンに連結され、第1上部ソース/ドレーンパターンは上部チャンネルパターンに連結され、ワイドビアは第1上面を有する第1ビア部及び前記第1上面よりも低いレベルに位置する第2上面を有する第2ビア部を含む。
【選択図】図4
特許請求の範囲【請求項１】
背面金属層と、
前記背面金属層上の下部チャンネルパターンと、
前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、
前記下部チャンネルパターン上の上部チャンネルパターンと、
前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、
前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、
前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、
前記第１下部ソース／ドレーンパターンは、前記下部チャンネルパターンに連結され、
前記第１上部ソース／ドレーンパターンは、前記上部チャンネルパターンに連結され、
前記ワイドビアは、第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含むことを特徴とする３次元半導体素子。
続きを表示（約 1,000 文字）【請求項２】
断面視において、前記ワイドビアは、Ｌ字形プロファイルを有することを特徴とする請求項１に記載の３次元半導体素子。
【請求項３】
前記第１ビア部は、第１下面を有し、
前記第２ビア部は、第２下面を有し、
前記第１下面及び前記第２下面は、同一のレベルに位置することを特徴とする請求項１に記載の３次元半導体素子。
【請求項４】
前記第１ビア部は、前記第１方向に向かう第１サブ側面を有し、
前記第２ビア部は、前記第１方向に向かう第２サブ側面を有し、
前記第２サブ側面は、前記第１サブ側面よりも前記第１方向にオフセットされたことを特徴とする請求項１に記載の３次元半導体素子。
【請求項５】
前記第１ビア部及び前記第２ビア部は、前記第１方向に沿って配置されることを特徴とする請求項１に記載の３次元半導体素子。
【請求項６】
垂直方向に対して、前記第２ビア部の高さは、前記第１ビア部の高さの２０％以上、８０％以下であることを特徴とする請求項１に記載の３次元半導体素子。
【請求項７】
前記第１上部ソース／ドレーンパターンと前記ワイドビアを電気的に連結する第１上部活性コンタクトと、
前記第２上部ソース／ドレーンパターンに電気的に連結され、前記ワイドビアと電気的に絶縁された第２上部活性コンタクトと、をさらに含み、
前記第２上面は、前記第２上部活性コンタクトの上面よりも低いレベルに位置することを特徴とする請求項１に記載の３次元半導体素子。
【請求項８】
前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間のゲート電極をさらに含み、
前記ワイドビアは、前記ゲート電極から前記第１方向に交差する第２方向に離隔されたことを特徴とする請求項１に記載の３次元半導体素子。
【請求項９】
前記第１方向に対して、前記ワイドビアの幅は、前記ゲート電極の幅よりも大きいことを特徴とする請求項８に記載の３次元半導体素子。
【請求項１０】
前記ゲート電極は、前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間で前記第１方向に互いに離隔された複数のゲート電極を含むことを特徴とする請求項８に記載の３次元半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、３次元半導体素子に関し、より詳細には電界効果トランジスタを含む３次元半導体素子及びその製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
半導体素子は、ＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されるのにつれて、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅＤｏｗｎ）もますます加速化している。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下する。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１０６３０４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、電気的特性が向上した３次元半導体素子を提供することにある。
【０００５】
本発明が解決しようとする課題は以上で言及された課題に限定されず、言及されないその他の課題は以下の記載から当該技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による３次元半導体素子は、背面金属層と、前記背面金属層上の下部チャンネルパターンと、前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、前記下部チャンネルパターン上の上部チャンネルパターンと、前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、前記第１下部ソース／ドレーンパターンは前記下部チャンネルパターンに連結され、前記第１上部ソース／ドレーンパターンは前記上部チャンネルパターンに連結され、前記ワイドビアは第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含むことを特徴とする。
【０００７】
上記目的を達成するためになされた本発明の他の態様による３次元半導体素子は、背面金属層と、前記背面金属層上の下部チャンネルパターンと、前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、前記下部チャンネルパターン上の上部チャンネルパターンと、前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、前記第１上部ソース／ドレーンパターンと前記第２下部ソース／ドレーンパターンを電気的に連結するワイドビアと、を含み、前記第１下部ソース／ドレーンパターンは前記下部チャンネルパターンに連結され、前記第１上部ソース／ドレーンパターンは上部チャンネルパターンに連結され、前記ワイドビアの下部は上部よりも前記第１方向に突出することを特徴とする。
【０００８】
上記目的を達成するためになされた本発明のさらに他の態様による３次元半導体素子は、背面金属層と、前記背面金属層上に順に位置する下部チャンネルパターン及び上部チャンネルパターンと、前記下部及び上部チャンネルパターンを横切るゲート電極と、第１方向に前記下部チャンネルパターンに連結された第１下部ソース／ドレーンパターンと、前記第１下部ソース／ドレーンパターン上で前記第１方向に前記上部チャンネルパターンに連結された第１上部ソース／ドレーンパターンと、前記第１方向と交差する第２方向に前記ゲート電極と隣接するカッティングパターンと、前記カッティングパターン内に位置し、前記第１上部ソース／ドレーンパターンに電気的に連結されたワイドビアと、を含むみ、前記カッティングパターンは前記ワイドビアの上面の一部を覆うことを特徴とする。
【０００９】
本発明のその他の態様による３次元半導体素子は、背面金属層と、前記背面金属層上の下部チャンネルパターンと、前記下部チャンネルパターンを介して第１方向に離隔された第１下部ソース／ドレーンパターン及び第２下部ソース／ドレーンパターンと、前記下部チャンネルパターン上の上部チャンネルパターンと、前記第１下部ソース／ドレーンパターン上の第１上部ソース／ドレーンパターンと、前記第２下部ソース／ドレーンパターン上の第２上部ソース／ドレーンパターンと、前記第１上部ソース／ドレーンパターンに電気的に連結された第１上部活性コンタクトと、前記第２上部ソース／ドレーンパターンに電気的に連結された第２上部活性コンタクトと、前記第１下部ソース／ドレーンパターンに電気的に連結された第１下部コンタクトと、前記第２下部ソース／ドレーンパターンに電気的に連結された第２下部コンタクトと、前記第１上部ソース／ドレーンパターンと前記第２上部ソース／ドレーンパターンの間のゲート電極と、前記第１方向と交差する第２方向に前記ゲート電極と隣接するカッティングパターンと、前記カッティングパターン内に位置し、前記第１上部活性コンタクト及び前記第２下部コンタクトを電気的に連結するワイドビアと、を含み、前記第１下部ソース／ドレーンパターンは前記下部チャンネルパターンに連結され、前記第１上部ソース／ドレーンパターンは前記上部チャンネルパターンに連結され、前記ワイドビアは第１上面を有する第１ビア部及び前記第１上面よりも低いレベルに位置する第２上面を有する第２ビア部を含むことができる。
【発明の効果】
【００１０】
本発明によれば、ワイドビアの上面の中の一部がリセスされることによって、ワイドビア及びこれと連結されない上部活性コンタクト間の離隔距離を確保することができる。したがって、ワイドビアと上部活性コンタクトの間のショート（ｓｈｏｒｔ）現象が防止され、その結果、３次元半導体素子の電気的特性及び信頼性を向上させることができる。
（【００１１】以降は省略されています）

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