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公開番号2025054213
公報種別公開特許公報(A)
公開日2025-04-07
出願番号2024161460
出願日2024-09-18
発明の名称ビットラインを含む半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10B 12/00 20230101AFI20250328BHJP()
要約【課題】ビットラインを含む半導体装置を提供する。
【解決手段】半導体装置は、第1素子分離膜によって定義される第1活性領域を含む基板と、基板の第1活性領域上に配置されるビットラインコンタクトと、基板上で第1方向に延びるビットラインと、を含み、ビットラインは、基板上に配置され、ビットラインコンタクトの側壁を取り囲む下部導電層、及び下部導電層上に配置される金属ラインスタックを含み、金属ラインスタックは、下部導電層及びビットラインコンタクト上に配置される第1金属物質を含む第1導電層、第1導電層上に配置され、グラフェンを含む第1中間層、及び第1中間層上に配置され、第1金属物質を含む第2導電層を含む。
【選択図】図3

特許請求の範囲【請求項１】
第１素子分離膜によって定義された第１活性領域を含む基板と、
前記基板の前記第１活性領域上に配置されたビットラインコンタクトと、
前記基板上で第１方向に延びたビットラインと、を含み、
前記ビットラインは、
前記基板上に配置され、前記ビットラインコンタクトの側壁上に配置された下部導電層と、
前記下部導電層上に配置された金属ラインスタックと、を含み、
前記金属ラインスタックは、
前記下部導電層及び前記ビットラインコンタクト上に配置された第１金属物質を含む第１導電層と、
前記第１導電層上に配置され、グラフェンを含む第１中間層と、
前記第１中間層上に配置され、前記第１金属物質を含む第２導電層と、を含むことを特徴とする半導体装置。
続きを表示（約 950 文字）【請求項２】
前記金属ラインスタックは、垂直方向に第１厚さを有し、
前記第１中間層は、前記垂直方向に第２厚さを有し、
前記第２厚さは、前記第１厚さの５％～５０％であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１中間層の前記第２厚さは、５Å～５０Åであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１金属物質は、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、またはそれらの合金のうちの少なくとも１つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１金属物質は、ルテニウム（Ｒｕ）を含むことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１中間層は、Ｘ線光電子分光法（Ｘ－ｒａｙｐｈｏｔｏｅｌｅｃｔｒｏｎｓｐｅｃｔｒｏｓｃｏｐｙ）によって分析されるとき、ｓｐ
２
結合を有するカーボン原子を５０％～９９％含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１中間層は、ラマン分光法（Ｒａｍａｎｓｐｅｃｔｒｏｓｃｏｐｙ）で、カーボン原子のＧピークに対するＤピークの比率が３．０以下であり、前記Ｇピークに対する２Ｄピークの比率が０．１以上であり、前記Ｇピークに対するＤ’ピークの比率が１．０以下であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ビットラインの側壁上に配置されたビットラインスペーサをさらに含み、
前記ビットラインスペーサは、前記下部導電層の側壁及び前記金属ラインスタックの側壁と接触することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１中間層の側壁が前記ビットラインスペーサと接触することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ビットラインは、前記下部導電層上及び前記金属ラインスタック上に配置された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、ビットラインを含む半導体装置に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
半導体装置のダウンスケーリングにより、半導体装置を具現するための個別微細回路パターンのサイズは、さらに減少している。また、集積回路装置が高集積化されることにより、ビットラインのライン幅が減少し、ビットライン間の間隔も減少する。したがって、減少した線幅を有するビットライン形成工程で不良が発生する問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、減少したライン幅を有するビットライン形成工程での不良発生を防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一態様による半導体装置は、第１素子分離膜によって定義された第１活性領域を含む基板と、前記基板の前記第１活性領域上に配置されたビットラインコンタクトと、前記基板上で第１方向に延びたビットラインと、を含み、前記ビットラインは、前記基板上に配置され、前記ビットラインコンタクトの側壁を取り囲む下部導電層と、前記下部導電層上に配置された金属ラインスタックと、を含み、前記金属ラインスタックは、前記下部導電層及び前記ビットラインコンタクト上に配置された第１金属物質を含む第１導電層と、前記第１導電層上に配置され、グラフェンを含む第１中間層と、前記第１中間層上に配置され、前記第１金属物質を含む第２導電層と、を含む。
【０００５】
上記目的を達成するためになされた本発明の他の態様による半導体装置は、第１素子分離膜によって定義された第１活性領域、及び第２素子分離膜によって定義された第２活性領域を含む基板と、前記基板の前記第１活性領域上に配置されたビットラインコンタクトと、前記基板上で第１方向に延びたビットラインと、前記第２活性領域上に配置された周辺回路ゲートスタックと、を含み、前記ビットラインは、前記基板上に配置され、前記ビットラインコンタクトの側壁を取り囲む下部導電層と、前記下部導電層上に配置された金属ラインスタックと、を含み、前記金属ラインスタックは、前記下部導電層上及び前記ビットラインコンタクト上に配置された第１金属物質を含む第１導電層と、前記第１導電層上に配置され、グラフェンを含む第１中間層と、前記第１中間層上に配置され、前記第１金属物質を含む第２導電層と、を含む。
【０００６】
上記目的を達成するためになされた本発明のさらに他の態様による半導体装置は、第１素子分離膜によって定義された第１活性領域を含む基板と、前記基板内部に延びたビットラインコンタクトホール内に配置され、前記基板の前記第１活性領域と連結されたビットラインコンタクトと、前記基板上で第１方向に延びたビットラインであって、前記基板上に配置され、前記ビットラインコンタクトの側壁を取り囲み、前記第１方向に延びる下部導電層と、前記下部導電層上に配置され、前記第１方向に延びた金属シリサイド膜と、前記金属シリサイド膜上に配置され、前記第１方向に延び、第１導電層、第２導電層、及び第１中間層を含み、前記第１導電層は、第１金属物質を含み、前記第２導電層は、前記第１金属物質を含み、前記第１中間層は、前記第１導電層と前記第２導電層との間にサンドイッチされ、グラフェンを含む、金属ラインスタックを含む、ビットラインと、前記ビットラインの側壁上に配置され、前記第１方向に延びたビットラインスペーサと、前記基板内部で前記第１活性領域と交差するように前記第１方向と交差する第２方向に延びたワードライントレンチ内に配置されるワードラインと、を含む。
【発明の効果】
【０００７】
本発明によれば、製造工程中の熱処理によりビットラインに生じうるグレイン凝集及び／またはグレイン過成長を抑制及び防止することができる。これにより、減少した線幅を有するビットラインの局所的な不良発生を防止することができる。
【図面の簡単な説明】
【０００８】
例示的な実施例による半導体装置を示すレイアウト図である。
図１のＩＩ部分の拡大レイアウト図である。
図２のＡ－Ａ’線に沿って見た断面図である。
図２のＢ－Ｂ’線に沿って見た断面図である。
図２のＣ－Ｃ’線に沿って見た断面図である。
図３のＣＸ１部分の拡大図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による半導体装置の製造方法を示す断面図である。
例示的な実施例による金属ラインスタックのＸ線光電子分光法測定結果を示すグラフである。
例示的な実施例による金属ラインスタックのラマンスペクトルを示すグラフである。
比較例による金属ラインと実施例による金属ラインスタックのアニーリング前後の粗さ変化を示すグラフである。
比較例による金属ラインと実施例による金属ラインスタックのアニーリング前後の比抵抗変化を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、図面に基づき、本発明の技術的思想の例示的な実施例を詳細に説明する。
【００１０】
図１は、例示的な実施例による半導体装置を示すレイアウト図である。図２は、図１のＩＩ部分の拡大レイアウト図である。図３は、図２のＡ－Ａ’線に沿って見た断面図である。図４は、図２のＢ－Ｂ’線に沿って見た断面図である。図５は、図２のＣ－Ｃ’線に沿って見た断面図である。図６は、図３のＣＸ１部分の拡大図である。
（【００１１】以降は省略されています）

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