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公開番号2025038868
公報種別公開特許公報(A)
公開日2025-03-19
出願番号2024119259
出願日2024-07-25
発明の名称半導体メモリ素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.,高麗大学校産学協力団,KOREA UNIVERSITY RESEARCH AND BUSINESS FOUNDATION
代理人弁理士法人共生国際特許事務所
主分類H10B 12/00 20230101AFI20250312BHJP()
要約【課題】メモリセルの微細化及び高集積化が容易な構造を有する半導体メモリ素子を提供する。
【解決手段】水平方向に延長されるワードライン、ワードラインから離隔された位置でワードラインと垂直方向にオーバーラップし水平方向に延長されるセンシングライン、ワードライン及びセンシングラインを垂直方向に貫通し水平方向でワードラインに対面する垂直チャネル領域を有する垂直半導体構造物、垂直チャネル領域とワードラインとの間に介在するゲート誘電膜を有し、垂直半導体構造物は垂直方向に沿って順次に積層された第1導電型第1高濃度ドーピング膜、第2導電型第1低濃度ドーピング膜、第1導電型第2低濃度ドーピング膜、及び第2導電型第2高濃度ドーピング膜を含み、垂直チャネル領域は第1低濃度ドーピング膜及び第2低濃度ドーピング膜の内から選択されたいずれか1つからなり、センシングラインは垂直半導体構造物の第1高濃度ドーピング膜に接する。
【選択図】図2A

特許請求の範囲【請求項１】
水平方向に延長されるワードラインと、
前記ワードラインから離隔された位置で前記ワードラインと垂直方向にオーバーラップし、前記水平方向に延長されるセンシングラインと、
前記ワードライン及び前記センシングラインを前記垂直方向に貫通し、前記水平方向で前記ワードラインに対面する垂直チャネル領域を有する垂直半導体構造物と、
前記垂直チャネル領域と前記ワードラインとの間に介在するゲート誘電膜と、を有し、
前記垂直半導体構造物は、前記垂直方向に沿って順次に積層された第１導電型の第１高濃度ドーピング膜、第２導電型の第１低濃度ドーピング膜、前記第１導電型の第２低濃度ドーピング膜、及び前記第２導電型の第２高濃度ドーピング膜を含み、
前記垂直チャネル領域は、前記第１低濃度ドーピング膜及び前記第２低濃度ドーピング膜の内から選択されたいずれか１つからなり、
前記センシングラインは、前記垂直半導体構造物の前記第１高濃度ドーピング膜に接することを特徴とする半導体メモリ素子。
続きを表示（約 2,200 文字）【請求項２】
前記垂直半導体構造物を前記垂直方向に貫通し、前記ワードライン及びセンシングラインそれぞれから前記水平方向に離隔された絶縁ピラーをさらに有し、
前記第１高濃度ドーピング膜、前記第１低濃度ドーピング膜、前記第２低濃度ドーピング膜、及び前記第２高濃度ドーピング膜は、それぞれ前記絶縁ピラーを収容する中空（ｈｏｌｌｏｗ）を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記ワードライン及び前記センシングラインそれぞれから前記水平方向に離隔され、前記第２高濃度ドーピング膜に接続されるように構成されるビットラインをさらに有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記ビットラインは、前記垂直方向に長く延長され、前記ワードライン及び前記センシングラインを挟んで前記水平方向で前記垂直半導体構造物と対面することを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記垂直半導体構造物において、
前記第１高濃度ドーピング膜は、ｎ
＋
ドーピング領域からなり、
前記第１低濃度ドーピング膜は、ｐドーピング領域からなり、
前記第２低濃度ドーピング膜は、ｎドーピング領域からなり、
前記第２高濃度ドーピング膜は、ｐ
＋
ドーピング領域からなり、
前記垂直チャネル領域は、前記ｎドーピング領域からなり、
前記ワードラインは、前記ゲート誘電膜を挟んで前記ｎドーピング領域と前記水平方向で対面することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記垂直半導体構造物において、
前記第１高濃度ドーピング膜は、ｎ
＋
ドーピング領域からなり、
前記第１低濃度ドーピング膜は、ｐドーピング領域からなり、
前記第２低濃度ドーピング膜は、ｎドーピング領域からなり、
前記第２高濃度ドーピング膜は、ｐ
＋
ドーピング領域からなり、
前記垂直チャネル領域は、前記ｐドーピング領域からなり、
前記ワードラインは、前記ゲート誘電膜を挟んで前記ｐドーピング領域と前記水平方向で対面することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記第２高濃度ドーピング膜に接し、前記第２高濃度ドーピング膜を取り囲む導電性接続構造物と、
前記導電性接続構造物を介して前記第２高濃度ドーピング膜に接続されるビットラインと、をさらに有し、
前記ビットラインは、前記ワードライン及び前記センシングラインそれぞれから前記水平方向に離隔された位置で前記垂直方向に長く延長されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記第２高濃度ドーピング膜に接し、前記第２高濃度ドーピング膜を取り囲む導電性接続構造物と、
前記導電性接続構造物を介して前記第２高濃度ドーピング膜に接続されるビットラインと、をさらに有し、
前記ビットラインは、前記ワードライン及び前記センシングラインそれぞれを前記垂直方向に貫通し、前記ワードライン及び前記センシングラインそれぞれから離隔されていることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
垂直方向に沿って一列に配置される複数のメモリセルを含むメモリセルストリングを有し、
前記複数のメモリセルそれぞれは、
水平方向に延長されるワードラインと、
前記ワードラインから離隔された位置で前記ワードラインと垂直方向にオーバーラップし、前記水平方向に延長されるセンシングラインと、
前記ワードライン及び前記センシングラインを前記垂直方向に貫通し、前記水平方向で前記ワードラインに対面する垂直チャネル領域を有する垂直半導体構造物と、
前記垂直チャネル領域と前記ワードラインとの間に介在するゲート誘電膜と、を含み、
前記複数のメモリセルそれぞれで前記垂直半導体構造物は、前記垂直方向に沿って順次に積層された第１導電型の第１高濃度ドーピング膜、第２導電型の第１低濃度ドーピング膜、前記第１導電型の第２低濃度ドーピング膜、及び前記第２導電型の第２高濃度ドーピング膜を含み、
前記複数のメモリセルそれぞれで前記垂直チャネル領域は、前記第１低濃度ドーピング膜及び前記第２低濃度ドーピング膜の内から選択されたいずれか１つからなり、
前記複数のメモリセルそれぞれで前記センシングラインは、前記垂直半導体構造物の前記第１高濃度ドーピング膜に接することを特徴とする半導体メモリ素子。
【請求項１０】
前記ワードライン及び前記センシングラインから前記水平方向に離隔された位置で前記垂直方向に長く延長され、前記ワードライン及び前記センシングラインを挟んで前記水平方向で前記複数のメモリセルそれぞれの前記垂直半導体構造物と対面するビットラインをさらに有し、
前記複数のメモリセルは、前記ビットラインを共有することを特徴とする請求項９に記載の半導体メモリ素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体メモリ素子に関し、特に、３次元に配列された複数のメモリセルを含む半導体メモリ素子に関する。
続きを表示（約 6,100 文字）【背景技術】
【０００２】
近年、電子技術の発達によって半導体素子のダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）が急速に進められている。
これにより、メモリセルの微細化が要求され、既存のメモリセルでは、高集積化及び信頼性保持に限界がある。
したがって、メモリセルの微細化及び高集積化が容易な構造を有する半導体メモリ素子を開発する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は上記従来の半導体メモリ素子における課題に鑑みてなされたものであって、本発明の目的は、メモリセルの微細化及び高集積化が容易な構造を有する半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明による半導体メモリ素子は、水平方向に延長されるワードラインと、前記ワードラインから離隔された位置で前記ワードラインと垂直方向にオーバーラップし、前記水平方向に延長されるセンシングラインと、前記ワードライン及び前記センシングラインを前記垂直方向に貫通し、前記水平方向で前記ワードラインに対面する垂直チャネル領域を有する垂直半導体構造物と、前記垂直チャネル領域と前記ワードラインとの間に介在するゲート誘電膜と、を有し、前記垂直半導体構造物は、前記垂直方向に沿って順次に積層された第１導電型の第１高濃度ドーピング膜、第２導電型の第１低濃度ドーピング膜、前記第１導電型の第２低濃度ドーピング膜、及び前記第２導電型の第２高濃度ドーピング膜を含み、前記垂直チャネル領域は、前記第１低濃度ドーピング膜及び前記第２低濃度ドーピング膜の内から選択されたいずれか１つからなり、前記センシングラインは、前記垂直半導体構造物の前記第１高濃度ドーピング膜に接することを特徴とする。
【０００５】
また、上記目的を達成するためになされた本発明による半導体メモリ素子は、垂直方向に沿って一列に配置される複数のメモリセルを含むメモリセルストリングを有し、前記複数のメモリセルそれぞれは、水平方向に延長されるワードラインと、前記ワードラインから離隔された位置で前記ワードラインと垂直方向にオーバーラップし、前記水平方向に延長されるセンシングラインと、前記ワードライン及び前記センシングラインを前記垂直方向に貫通し、前記水平方向で前記ワードラインに対面する垂直チャネル領域を有する垂直半導体構造物と、前記垂直チャネル領域と前記ワードラインとの間に介在するゲート誘電膜と、を含み、前記複数のメモリセルそれぞれで前記垂直半導体構造物は、前記垂直方向に沿って順次に積層された第１導電型の第１高濃度ドーピング膜、第２導電型の第１低濃度ドーピング膜、前記第１導電型の第２低濃度ドーピング膜、及び前記第２導電型の第２高濃度ドーピング膜を含み、前記複数のメモリセルそれぞれで前記垂直チャネル領域は、前記第１低濃度ドーピング膜及び前記第２低濃度ドーピング膜の内から選択されたいずれか１つからなり、前記複数のメモリセルそれぞれで前記センシングラインは、前記垂直半導体構造物の前記第１高濃度ドーピング膜に接することを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体メモリ素子は、基板上で、互いに直交する第１水平方向及び第２水平方向と前記第１水平方向及び前記第２水平方向それぞれに垂直な垂直方向に沿って３次元的に反復配置された複数のメモリセルを含むメモリセルアレイ部を有し、前記メモリセルアレイ部は、前記垂直方向に沿って１つずつ交互に配置され、前記垂直方向に互いに離隔された複数のセンシングライン及び複数のワードラインと、前記複数のセンシングライン及び前記複数のワードラインそれぞれの間に１つずつ介在する複数の絶縁膜と、前記複数のセンシングライン、前記複数のワードライン、及び前記複数の絶縁膜を前記垂直方向に貫通し、それぞれ垂直チャネル領域を有し、前記垂直方向に互いにオーバーラップする複数の垂直半導体構造物を含むスタック構造物と、前記複数の垂直半導体構造物を前記垂直方向に貫通する絶縁ピラーと、前記複数の垂直半導体構造物それぞれの前記垂直チャネル領域と前記複数のワードラインとの間に介在する複数のゲート誘電膜と、前記複数の絶縁膜を前記垂直方向に貫通する複数のビットラインと、を含み、前記複数のメモリセルの内の前記垂直方向に沿って一列に配置されたメモリセルは、前記複数のビットラインの内から選択される１つのビットラインを共有し、前記複数の垂直半導体構造物は、それぞれ前記垂直方向に沿って順次に積層された第１導電型の第１高濃度ドーピング膜、第２導電型の第１低濃度ドーピング膜、前記第１導電型の第２低濃度ドーピング膜、及び前記第２導電型の第２高濃度ドーピング膜を含み、前記複数の垂直半導体構造物それぞれの前記垂直チャネル領域は、前記第１低濃度ドーピング膜及び前記第２低濃度ドーピング膜の内から選択されたいずれか１つであることを特徴とする。
【発明の効果】
【０００７】
本発明に係る半導体メモリ素子によれば、１個のメモリセル内に１個のトランジスタを含み、キャパシタは含まない構造を有する。
本発明に係る半導体メモリ素子は、微細化が可能であり、高密度である３次元配列に有利な構造を提供する。
また、本発明に係る半導体メモリ素子で垂直方向に互いにオーバーラップしている複数のメモリセルは、垂直方向に長く延長された１本のビットラインを共有する３次元積層型メモリセルアレイを含む。
したがって、既存の２次元構造を有する半導体メモリ素子で面したビットラインの密度限界による問題を克服し、半導体メモリ素子の高集積化に有利な構造を提供し、性能（ｐｅｒｆｏｒｍａｎｃｅ）、電力（ｐｏｗｅｒ）、チップサイズ（ａｒｅａ）、及び費用（ｃｏｓｔ）を含む多様な側面で優秀な競争力を提供することができる。
【図面の簡単な説明】
【０００８】
本発明の実施形態による半導体メモリ素子の一部領域の概略構成を示す平面図である。
図１のＸ１－Ｘ１’線に沿って切断した断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面図である。
図２Ａにおいて「ＥＸ１」で表示した部分の拡大断面図である。
図２Ｂにおいて「ＥＸ２」で表示した部分の拡大断面図である。
本発明の他の実施形態による半導体メモリ素子の概略構成を説明するための断面図である。
本発明の他の実施形態による半導体メモリ素子の概略構成を説明するための断面図である。
図３Ａにおいて「ＥＸ３」で表示した部分の拡大断面図である。
図３Ｂにおいて「ＥＸ４」で表示した部分の拡大断面図である。
本発明のさらに他の実施形態による半導体メモリ素子の概略構成を説明するための断面図である。
本発明のさらに他の実施形態による半導体メモリ素子に含まれたメモリセルの一部切欠斜視図である。
図５Ａに例示したメモリセルの等価回路図である。
図５Ａ及び図５Ｂに例示したメモリセルでの動作特性を説明するためのグラフである。
本発明のさらに他の実施形態による半導体メモリ素子に含まれたメモリセルの一部切欠斜視図である。
図６Ａに例示したメモリセルの等価回路図である。
図６Ａ及び図６Ｂに例示したメモリセルでの動作特性を説明するためのグラフである。
本発明の実施形態による半導体メモリ素子の例示的な回路図である。
図７に例示した回路構成を有する半導体メモリ素子から選択された１つのメモリセルでのタイミングダイヤグラムである。
図７に例示した回路構成によって、３×３×３アレイ状に配列された半導体メモリ素子の概略的な斜視図である。
図７に例示した回路構成によって、３×３×３アレイ状に配列された半導体メモリ素子の概略的な側面図である。
本発明の他の実施形態による半導体メモリ素子の例示的な回路図である。
図１１に例示した回路構成を有する半導体メモリ素子から選択された１つのメモリセルでのタイミングダイヤグラムである。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１８Ａにおいて「ＥＸＡ」で表示した部分の拡大断面図であり、
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１９Ａにおいて「ＥＸＡ」で表示した部分の拡大断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための図であって、図１のＸ１－Ｘ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿って切断した断面に対応する部分の工程順序による断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明に係る半導体メモリ素子を実施するための形態の具体例を図面を参照しながら説明する。
図面において同じ構成要素については、同じ参照符号を付し、それらについての重複説明は省略する。
【００１０】
図１と図２Ａ～図２Ｄは、本発明の実施形態による半導体メモリ素子１００を説明するための図面であって、図１は、半導体メモリ素子１００の一部領域の概略構成を示す平面図であり、図２Ａは、図１のＸ１－Ｘ１’線に沿って切断した断面図であり、図２Ｂは、図１のＹ１－Ｙ１’線に沿って切断した断面図であり、図２Ｃは、図２Ａにおいて「ＥＸ１」で表示した部分の拡大断面図であり、図２Ｄは、図２Ｂにおいて「ＥＸ２」で表示した部分の拡大断面図である。
（【００１１】以降は省略されています）

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