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公開番号2025036111
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2024102372
出願日2024-06-25
発明の名称集積回路素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 30/67 20250101AFI20250306BHJP()
要約【課題】集積度及び信頼性が向上した集積回路素子を提供する。
【解決手段】集積回路素子100は、隣接した素子分離膜の間で互いに離隔されて配列された複数のギャップフィル絶縁膜222、ギャップフィル絶縁膜上で第1水平方向に互いに離隔された複数のゲート構造物162、ゲート構造物のうちから選択された第1のゲート構造物の第1水平方向に沿う両側に夫々配置された第1ソース/ドレイン領域、第2ソース/ドレイン領域130a、b、第1ソース/ドレイン領域の下に配置された絶縁ブロック212、第1ソース/ドレイン領域の底面を覆い、第1ソース/ドレイン領域と絶縁ブロックとの間に介在する絶縁バリア124及び第2ソース/ドレイン領域の下で第2ソース/ドレイン領域の底面と接し、複数のギャップフィル絶縁膜から選択された第1ギャップフィル絶縁膜を挟んで第1水平方向において絶縁ブロックから離隔された下部コンタクト232を含む。
【選択図】図2A
特許請求の範囲【請求項１】
第１水平方向に長く延び、第１水平方向に垂直な第２水平方向において互いに離隔された複数の素子分離膜と、
前記複数の素子分離膜のうち、互いに隣接した２つの素子分離膜の間で前記第１水平方向に沿って互いに離隔して配列された複数のギャップフィル絶縁膜と、
前記第２水平方向に長く延び、前記複数のギャップフィル絶縁膜上で前記第１水平方向に互いに離隔された複数のゲート構造物と、
前記複数のゲート構造物のうちから選択された第１のゲート構造物の前記第１水平方向に沿った両側にそれぞれ配置された第１ソース／ドレイン領域と第２ソース／ドレイン領域と、
前記第１ソース／ドレイン領域の下に配置された絶縁ブロックと、
前記第１ソース／ドレイン領域の底面を覆い、前記第１ソース／ドレイン領域と前記絶縁ブロックとの間に配置された絶縁バリアと、
前記第２ソース／ドレイン領域の下で前記第２ソース／ドレイン領域の底面と接し、前記複数のギャップフィル絶縁膜のうちから選択された第１のギャップフィル絶縁膜を挟んで前記第１水平方向において前記絶縁ブロックから離隔された下部コンタクトと、を含むことを特徴とする集積回路素子。
続きを表示（約 1,000 文字）【請求項２】
前記第１ソース／ドレイン領域は、前記絶縁バリアを挟んで前記第１のギャップフィル絶縁膜から離隔されたことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記絶縁バリアの前記第１水平方向に沿った一側壁は、
前記第１のゲート構造物に接する部分を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項４】
同じ垂直レベルにおいて、前記絶縁ブロックの前記第１水平方向に沿った幅は、前記下部コンタクトの前記第１水平方向に沿った幅と同一であることを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記第１のギャップフィル絶縁膜は、前記第１のゲート構造物の底面全体をカバーすることを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記第１のギャップフィル絶縁膜の上面から垂直方向に離隔した位置に配置され、前記第１のギャップフィル絶縁膜の上面と対面する少なくとも１枚のナノシートを含むナノシートスタックをさらに含み、
前記第１のゲート構造物は、前記第１のギャップフィル絶縁膜上で前記ナノシートスタックを取り囲むことを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記第１ソース／ドレイン領域は、
前記ナノシートスタックの側面及び前記第１のゲート構造物の側面の一部を覆うソース／ドレインバリアと、
前記ソース／ドレインバリアを挟んで前記第１のゲート構造物と第１水平方向において対面するソース／ドレインボディーと、を含み、
前記ソース／ドレインボディーの底面は、前記絶縁バリアに接することを特徴とする請求項６に記載の集積回路素子。
【請求項８】
前記素子分離膜の底面、前記複数のギャップフィル絶縁膜の底面、前記絶縁ブロックの底面、及び前記下部コンタクトの底面は、第１共面をなすことを特徴とする請求項１に記載の集積回路素子。
【請求項９】
前記第１共面上に配置され、前記下部コンタクトに接する背面（ｂａｃｋｓｉｄｅ）パワーレールをさらに含むことを特徴とする請求項８に記載の集積回路素子。
【請求項１０】
前記絶縁バリアの上面の垂直レベルは、前記下部コンタクトの上面の垂直レベルと同一であることを特徴とする請求項１に記載の集積回路素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路素子に関し、より詳しくは、パワーレールを含む集積回路素子に関する。
続きを表示（約 4,800 文字）【背景技術】
【０００２】
電子技術の発達につれ、最近、集積回路素子のダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）が急速に進められている。半導体素子は、速い動作速度のみならず、動作に係わる正確性も要求されるので、半導体素子に含まれるトランジスタの構造の最適化のための多様な研究が進められている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－９１８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性が向上した集積回路素子を提供することにある。
また、本発明の目的は、集積度及び信頼性が向上した集積回路素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による集積回路素子は、第１水平方向に長く延び、第１水平方向に垂直な第２水平方向において互いに離隔された複数の素子分離膜と、前記複数の素子分離膜のうち、互いに隣接した２つの素子分離膜の間で前記第１水平方向に沿って互いに離隔して配列された複数のギャップフィル絶縁膜と、前記第２水平方向に長く延び、前記複数のギャップフィル絶縁膜上で前記第１水平方向に互いに離隔された複数のゲート構造物と、前記複数のゲート構造物のうちから選択された第１のゲート構造物の前記第１水平方向に沿った両側にそれぞれ配置された第１ソース／ドレイン領域と第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域の下に配置された絶縁ブロックと、前記第１ソース／ドレイン領域の底面を覆い、前記第１ソース／ドレイン領域と前記絶縁ブロックとの間に配置された絶縁バリアと、前記第２ソース／ドレイン領域の下で前記第２ソース／ドレイン領域の底面と接し、前記複数のギャップフィル絶縁膜のうちから選択された第１のギャップフィル絶縁膜を挟んで前記第１水平方向において前記絶縁ブロックから離隔された下部コンタクトと、を含む。
【０００６】
上記目的を達成するためになされた本発明の例示的な実施形態による集積回路素子は、第１水平方向に沿って長く延長される背面トレンチを挟んで前記第１水平方向に垂直な第２水平方向において互いに離隔された複数の素子分離膜と、前記背面トレンチにおいて、前記第１水平方向に沿って互いに離隔して配列された複数のギャップフィル絶縁膜と、前記背面トレンチにおいて、前記複数のギャップフィル絶縁膜の間ごとに配置された複数の絶縁バリアと、前記複数の絶縁バリアのうち第１の絶縁バリア上の第１ソース／ドレイン領域と、前記複数の絶縁バリアのうち第２の絶縁バリア上の第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間に配置され、前記複数のギャップフィル絶縁膜のうち第１のギャップフィル絶縁膜上に配置されたゲート構造物と、前記第１の絶縁バリアを挟んで前記第１ソース／ドレイン領域の底面と垂直方向において対面する第１の絶縁ブロックと、前記第１のギャップフィル絶縁膜を挟んで前記第１水平方向に前記第１の絶縁ブロックから離隔され、前記第２の絶縁バリアを貫通して前記第２ソース／ドレイン領域に接する下部コンタクトと、を含む。
【０００７】
上記目的を達成するためになされた本発明の例示的な実施形態による集積回路素子は、第１水平方向に長く延び、第１水平方向に垂直な第２水平方向において互いに離隔された複数の素子分離膜と、前記複数の素子分離膜のうち、互いに隣接した２つの素子分離膜の間で前記第１水平方向に沿って互いに離隔して配列された複数のギャップフィル絶縁膜と、前記複数のギャップフィル絶縁膜のうちから選択された第１のギャップフィル絶縁膜の上面から垂直方向に離隔した位置に配置され、前記第１のギャップフィル絶縁膜の上面と対面する少なくとも１枚のナノシートを含むナノシートスタックと、前記第１のギャップフィル絶縁膜上で前記第２水平方向に長く延び、前記ナノシートスタックを取り囲むゲート構造物と、前記ゲート構造物の前記第１水平方向に沿った両側にそれぞれ配置された第１ソース／ドレイン領域と第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域の下に配置された絶縁ブロックと、垂直方向で前記第１ソース／ドレイン領域と前記絶縁ブロックとの間に配置され、前記ゲート構造物の底面よりも高い垂直レベルに配置される上面を有する絶縁バリアと、前記第２ソース／ドレイン領域の下で前記第１のギャップフィル絶縁膜を挟んで前記第１水平方向において前記絶縁ブロックから離隔された下部コンタクトと、を含む。
【発明の効果】
【０００８】
本発明による集積回路素子は、複数のソース／ドレイン領域のうち、第１ソース／ドレイン領域の底面上に配置される絶縁バリアを含む。絶縁バリアは、ゲート電極に対面する側壁を含む。したがって、第１ソース／ドレイン領域の損傷なしに第１ソース／ドレイン領域の底面近傍に半導体基板が残留しないように除去される。これにより、集積回路素子の集積度及び信頼性が向上する。
【図面の簡単な説明】
【０００９】
本発明の実施形態による集積回路素子の一部構成の平面レイアウトダイヤグラムである。
図１のＸ１－Ｘ１’線に沿った断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面の構成を示す断面図である。
図２Ａにおいて「ＥＸ１」と表示された領域の拡大図である。
図２Ｂにおいて「ＥＸ２」と表示された領域の拡大図である。
他の一部実施形態による集積回路素子を説明するための断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の断面図である。
図３Ａの「ＥＸ３」と表示された領域の拡大図である。
さらに他の一部実施形態による集積回路素子を説明するための断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の断面図である。
図４Ａの「ＥＸ４」と表示された領域の拡大図である。
さらに他の一部実施形態による集積回路素子を説明するための断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の断面図である。
図５Ａの「ＥＸ５」と表示された領域の拡大図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
本発明の実施形態による集積回路素子の製造方法を説明するために、工程順序によって図示した断面図であって、図１のＸ１－Ｘ１’線に沿った断面に対応する部分の工程順序による断面図である。
図１のＹ１－Ｙ１’線に沿った断面及びＹ２－Ｙ２’線に沿った断面に対応する部分の工程順序による断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。図面において同じ構成要素については、同じ参照符号を付し、それらについての重複説明は省略する。
（【００１１】以降は省略されています）

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