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公開番号2025078054
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2024192697
出願日2024-11-01
発明の名称テスト装置、テスト装置の動作方法及び半導体素子テストシステム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類G01R 31/26 20200101AFI20250512BHJP(測定;試験)
要約【課題】テスト装置、テスト装置の動作方法及び半導体素子テストシステムを提供する。
【解決手段】本開示の技術的思想によるテスト装置は、ウェーハ上に形成された素子と電気的に連結される複数の入出力端子を含む入出力部、ウェーハに含まれた被試験素子から複数のテスト信号を受信し、複数のテスト信号に基づき、複数のテスト結果信号を生成する比較回路、及び複数のテスト結果信号を受信し、複数のテスト結果信号が示す被試験素子に係わる不良セル情報及びリペア情報を保存するように構成されたメモリを含み、被試験素子から受信される複数のテスト信号の数は、整数に対応しうる。
【選択図】図2A

特許請求の範囲【請求項１】
ウェーハ上に形成された素子に電気的テストを遂行するテスト装置において、
前記ウェーハ上に形成された素子と電気的に連結される複数の入出力端子を含む入出力部と、
前記ウェーハに含まれた被試験素子から複数のテスト信号を受信し、前記複数のテスト信号に基づき、複数のテスト結果信号を生成する比較回路と、
前記複数のテスト結果信号を受信し、前記複数のテスト結果信号が示す前記被試験素子に係わる不良セル情報及びリペア情報を保存するように構成されたメモリと、を含み、
前記被試験素子から受信される前記複数のテスト信号の数は、整数に対応することを特徴とするテスト装置。
続きを表示（約 1,400 文字）【請求項２】
前記複数のテスト信号の数は、２の累乗を除いた整数に対応することを特徴とする請求項１に記載のテスト装置。
【請求項３】
前記複数のテスト結果信号の数は、２の累乗を除いた整数に対応することを特徴とする請求項１に記載のテスト装置。
【請求項４】
前記複数のテスト信号は、それぞれ独立した入出力端子を介して入力されることを特徴とする請求項１に記載のテスト装置。
【請求項５】
前記複数の入出力端子のうち、前記被試験素子と電気的に連結される端子の数は、２の累乗を除いた整数に対応することを特徴とする請求項１乃至４のいずれか１項に記載のテスト装置。
【請求項６】
前記複数の入出力端子は、前記ウェーハ上に形成された素子のデータ入出力パッドと電気的に連結されたことを特徴とする請求項１乃至４のいずれか１項に記載のテスト装置。
【請求項７】
ウェーハ上に形成された素子に対する電気的テストを遂行するテスト装置の動作方法において、
前記ウェーハに含まれた被試験素子から複数のテスト信号を受信する段階と、
前記受信された複数のテスト信号それぞれをテスト基準電圧と比較した結果に基づき、複数のテスト結果信号を生成する段階と、
前記複数のテスト結果信号に基づき、前記被試験素子に係わる不良セル情報を前記テスト装置のメモリに保存する段階と、
前記不良セル情報に対応するリペア情報を生成する段階と、を含み、
前記被試験素子から受信される前記複数のテスト信号の数は、整数に対応することを特徴とする方法。
【請求項８】
前記複数のテスト信号の数は、２の累乗を除いた整数に対応することを特徴とする請求項７に記載の方法。
【請求項９】
ウェーハ上に形成された素子に電気的テストを遂行するテストシステムにおいて、
前記ウェーハ上に形成された素子と電気的に連結される複数の入出力ピンを含むプローブカードと、
前記ウェーハに含まれた被試験素子をテストするように構成されたテスト装置と、を含み、
前記プローブカードは、
前記被試験素子から前記複数の入出力ピンを介して複数のテスト信号を受信し、受信された前記複数のテスト信号を前記テスト装置に提供し、
前記テスト装置は、
前記プローブカードから前記複数のテスト信号を受信するように構成された複数の入出力端子を含む入出力部と、
前記複数のテスト信号に基づき、複数のテスト結果信号を生成する比較回路と、
前記複数のテスト結果信号を受信し、前記複数のテスト結果信号が示す前記被試験素子に係わる不良セル情報及びリペア情報を保存するように構成されたメモリと、を含み、
前記複数の入出力ピンのうち、前記被試験素子と電気的に連結された入出力ピンの数は、整数に対応することを特徴とするテストシステム。
【請求項１０】
前記複数のテスト信号は、それぞれ独立した入出力ピンを介して入力され、
前記複数の入出力ピンのうち、前記被試験素子と電気的に連結された入出力ピンの数は、２の累乗を除いた整数に対応することを特徴とする請求項９に記載のテストシステム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子テスト装置、テスト装置の動作方法及び半導体素子テストシステムに係り、特に整数個の入出力資源を有する半導体素子テスト装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
ウェーハ上に形成された複数の半導体素子をテストするために、自動テスト装備(ATE; Automatic Test Equipment)を使用することができる。自動テスト装備の入／出力資源を介して被試験素子(DUT; Device Under Test)にテストパターンを提供するか、被試験素子からテスト信号を受信し、受信された信号を分析することで、半導体素子に欠陥存否をテストしうる。
【０００３】
自動テスト装備の入／出力資源の数は、物理的に制限された個数を有しうる。これにより、ウェーハ上に形成された半導体素子の数により被試験素子から受信されるテスト信号のバースト長(burst length)が長くなりうる。そのようにバースト長が長くなるほど、ウェーハ上に形成された半導体素子の欠陥有無をテストするのに必要なテスト時間が長くなるという問題点があり、これは、半導体素子の生産においてコスト高となる問題に帰結される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、整数個の入出力資源を有するテスト装置を通じて、ウェーハに含まれた被試験素子から整数個のテスト信号を受信することにより、被試験素子をテストするのに必要なテスト時間を短縮することである。
【０００５】
本発明の技術的課題は、前述した技術的課題に限定されず、言及されていない他の技術的課題は、下記記載から通常の技術者に明確に理解されるであろう。
【課題を解決するための手段】
【０００６】
本開示の技術的思想の一側面によるテスト装置は、ウェーハ上に形成された素子と電気的に連結される複数の入出力端子を含む入出力部、ウェーハに含まれた被試験素子から複数のテスト信号を受信し、複数のテスト信号に基づき、複数のテスト結果信号を生成する比較回路、及び複数のテスト結果信号を受信し、複数のテスト結果信号が示す被試験素子に係わる不良セル情報及びリペア情報を保存するように構成されたメモリを含み、被試験素子から受信される複数のテスト信号の数は、整数に対応しうる。
【０００７】
本開示の技術的思想の一側面によるテスト装置の動作方法は、ウェーハに含まれた被試験素子から複数のテスト信号を受信する段階、受信された複数のテスト信号それぞれをテスト基準電圧と比較した結果に基づき、複数のテスト結果信号を生成する段階、複数のテスト結果信号に基づき、被試験素子に係わる不良セル情報をテスト装置のメモリに保存する段階、及び不良セル情報に対応するリペア情報を生成する段階を含み、被試験素子から受信される複数のテスト信号の数は、整数に対応しうる。
【０００８】
本開示の技術的思想の一側面によるテストシステムは、ウェーハ上に形成された素子と電気的に連結される複数の入出力ピンを含むプローブカード、及びウェーハに含まれた被試験素子をテストするように構成されたテスト装置を含み、プローブカードは、被試験素子から複数の入出力ピンを介して複数のテスト信号を受信し、受信された複数のテスト信号をテスト装置に提供して、テスト装置は、プローブカードから複数のテスト信号を受信するように構成された複数の入出力端子を含む入出力部、複数のテスト信号に基づき、複数のテスト結果信号を生成する比較回路、及び複数のテスト結果信号を受信し、複数のテスト結果信号が示す被試験素子に係わる不良セル情報及びリペア情報を保存するように構成されたメモリを含み、複数の入出力ピンのうち、被試験素子と電気的に連結された入出力ピンの数は、整数に対応しうる。
【発明の効果】
【０００９】
本開示の技術的思想によれば、テスト装置が被試験素子から整数個のテスト信号を受信することにより、テスト信号のバースト長を縮めることができる。テスト信号のバースト長が縮まることにより、テスト装置が被試験素子をテストするのに必要なテストタイムは短縮されうる。
【００１０】
本開示の例示的な実施例から得られる効果は、前述した効果に限定されず、言及されていない他の効果は、以下の記載から本開示の例示的な実施例が属する技術分野で通常の知識を有する者に明確に導出されて理解されうるであろう。すなわち、本開示の例示的な実施例を実施することによる意図せぬ効果も、本開示の例示的な実施例から当該技術分野の通常の知識を有する者によって導出されうるであろう。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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