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公開番号2025090534
公報種別公開特許公報(A)
公開日2025-06-17
出願番号2024202061
出願日2024-11-20
発明の名称集積回路素子、及びそれを含む電子システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 43/27 20230101AFI20250610BHJP()
要約【課題】チャネル構造体のゲート絶縁層における不要な突出形状を防止する集積回路素子及びそれを含む電子システムを提供する。
【解決手段】集積回路素子100は、周辺回路構造体及びセルアレイ構造体を含み、セルアレイ構造体は、水平方向に延び、垂直方向に交互に積層される複数のゲート電極120及び複数のモールド絶縁層122を含むゲートスタック、チャネルホール130H及びチャネル隣接ホール131H、チャネル構造体130、ゲートスタックの上面、チャネル隣接ホールの内側壁及びゲート絶縁層132の上面をコンフォーマルに覆うものの、チャネル層の最上面の一部分134Pをオープンさせる絶縁パターン層112及びチャネル隣接ホールを充填し、前記オープンされるチャネル層の最上面の一部分に接触する共通ソースライン構造体110を含む。ゲートスタックの内部に配される共通ソースライン構造体の側壁は、階段形状を有する。
【選択図】図7
特許請求の範囲【請求項１】
周辺回路構造体、及び前記周辺回路構造体上に配されるセルアレイ構造体を含み、
前記セルアレイ構造体は、
水平方向に延び、垂直方向に交互に積層される複数のゲート電極、及び複数のモールド絶縁層を含むゲートスタックと、
前記ゲートスタックを貫通し、前記垂直方向に延び、互いに連結されるチャネルホール及びチャネル隣接ホールと、
前記チャネルホール内に配され、チャネル層、及び前記チャネル層をコンフォーマルに覆うが、前記チャネル層の最上面の一部分をオープンさせるゲート絶縁層を含むチャネル構造体と、
前記ゲートスタックの上面、前記チャネル隣接ホールの内側壁、及び前記ゲート絶縁層の上面をコンフォーマルに覆うが、前記チャネル層の最上面の前記一部分をオープンさせる絶縁パターン層と、
前記チャネル隣接ホールを充填し、前記ゲート絶縁層と前記絶縁パターン層とによってオープンされる前記チャネル層の最上面の前記一部分に接触する共通ソースライン構造体と、を含み、
前記ゲートスタックの内部に配される前記共通ソースライン構造体の側壁は、階段形状であることを特徴とする集積回路素子。
続きを表示（約 1,300 文字）【請求項２】
前記チャネル層の一端部は、前記水平方向に突出された四角形状であり、
前記チャネル層の前記一端部に対応する前記ゲート絶縁層の一端部は、前記突出された四角形状に沿ってコンフォーマルに形成され、前記水平方向に突出された直角側壁を有することを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記ゲート絶縁層は、前記チャネル層の外側壁上に順次に形成されるトンネリング誘電膜、電荷抵抗膜及びブロッキング誘電膜を含み、
前記絶縁パターン層の最下面は、前記ブロッキング誘電膜と接触することを特徴とする請求項２に記載の集積回路素子。
【請求項４】
前記チャネルホール内において、前記共通ソースライン構造体は、前記ゲート絶縁層の側壁と接触し、
前記チャネル隣接ホール内において、前記共通ソースライン構造体は、前記絶縁パターン層の側壁と接触することを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記共通ソースライン構造体と接触する前記ゲート絶縁層の側壁と、前記共通ソースライン構造体と接触する前記絶縁パターン層の側壁は、共面であることを特徴とする請求項４に記載の集積回路素子。
【請求項６】
前記共通ソースライン構造体は、前記チャネル隣接ホールを充填し、
前記共通ソースライン構造体は、前記絶縁パターン層を覆い、前記ゲートスタックの上部に形成されることを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記共通ソースライン構造体の最下面は、前記チャネルホール内に位置することを特徴とする請求項６に記載の集積回路素子。
【請求項８】
前記チャネル層の最上面の垂直レベルと、前記共通ソースライン構造体の最下面の垂直レベルは、実質的に同一であることを特徴とする請求項７に記載の集積回路素子。
【請求項９】
前記共通ソースライン構造体は、前記チャネルホール内に位置する前記共通ソースライン構造体の第１幅より、前記チャネル隣接ホール内に位置する前記共通ソースライン構造体の第２幅の方が広いことを特徴とする請求項８に記載の集積回路素子。
【請求項１０】
周辺回路構造体、及び前記周辺回路構造体上に配されるセルアレイ構造体を含み、
前記セルアレイ構造体は、
水平方向に延び、垂直方向に交互に積層される複数のゲート電極、及び複数のモールド絶縁層を含むゲートスタックと、
前記ゲートスタックを貫通し、前記垂直方向に延び、互いに連結されるチャネルホール及びチャネル隣接ホールと、
前記チャネルホール内に配され、チャネル層、及び前記チャネル層をコンフォーマルに覆うが、前記チャネル層の最上面の一部分をオープンさせるゲート絶縁層を含むチャネル構造体と、
前記チャネル隣接ホールを充填し、前記ゲート絶縁層によってオープンされる前記チャネル層の最上面の前記一部分に接触する共通ソースライン構造体と、を含み、
前記チャネル隣接ホール内において、前記共通ソースライン構造体の側壁と対向するゲート電極の側壁上に突出絶縁パターンが配されることを特徴とする集積回路素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路素子、及びそれを含む電子システムに係り、さらに詳細には、不揮発性垂直型メモリ素子を具備する集積回路素子、及びそれを含む電子システムに関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
すぐれた性能及び経済性を充足するために、集積回路素子の集積度を増大させることが要求されている。特に、メモリ素子の集積度は、製品の経済性を決定する重要な要因である。二次元メモリ素子の集積度は、単位メモリセルが占有する面積によって主に決定されるために、微細パターン形成技術のレベルに大きく影響を受ける。しかしながら、微細パターン形成のためには、高価の装備が必要であり、チップダイ（die）の面積は、制限的であるために、二次元メモリ素子の集積度が増大してはいるが、依然として制限的である。それにより、三次元構造を有する垂直型メモリ素子が要求されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、製造工程を単純化させながらも、すぐれた動作特性を有し、集積度が向上された集積回路素子、及びそれを含む電子システムを提供することである。
【０００４】
本発明の技術的思想が解決しようとする課題は、以上で言及された課題に制限されるものではなく、言及されていない他の課題は、以下の記載から、当業者に明確に理解されうるであろう。
【課題を解決するための手段】
【０００５】
本発明の技術的思想による集積回路素子は、周辺回路構造体、及び前記周辺回路構造体上に配されるセルアレイ構造体を含み、前記セルアレイ構造体は、水平方向に延び、垂直方向に交互に積層される複数のゲート電極、及び複数のモールド絶縁層を含むゲートスタックと、前記ゲートスタックを貫通し、前記垂直方向に延び、互いに連結されるチャネルホール及びチャネル隣接ホールと、前記チャネルホール内に配され、チャネル層、及び前記チャネル層をコンフォーマルに覆うものの、前記チャネル層の最上面の一部分をオープンさせるゲート絶縁層を含むチャネル構造体と、前記ゲートスタックの上面、前記チャネル隣接ホールの内側壁、及び前記ゲート絶縁層の上面をコンフォーマルに覆うものの、前記チャネル層の最上面の前記一部分をオープンさせる絶縁パターン層と、前記チャネル隣接ホールを充填し、前記ゲート絶縁層と前記絶縁パターン層とによってオープンされる前記チャネル層の最上面の前記一部分に接触する共通ソースライン構造体と、を含み、前記ゲートスタックの内部に配される前記共通ソースライン構造体の側壁は、階段形状である。
【０００６】
本発明の技術的思想による集積回路素子は、周辺回路構造体、及び前記周辺回路構造体上に配されるセルアレイ構造体を含み、前記セルアレイ構造体は、水平方向に延び、垂直方向に交互に積層される複数のゲート電極、及び複数のモールド絶縁層を含むゲートスタックと、前記ゲートスタックを貫通し、前記垂直方向に延び、互いに連結されるチャネルホール及びチャネル隣接ホールと、前記チャネルホール内に配され、チャネル層、及び前記チャネル層をコンフォーマルに覆うものの、前記チャネル層の最上面の一部分をオープンさせるゲート絶縁層を含むチャネル構造体と、前記チャネル隣接ホールを充填し、前記ゲート絶縁層によってオープンされる前記チャネル層の最上面の前記一部分に接触する共通ソースライン構造体と、を含み、前記チャネル隣接ホール内において、前記共通ソースライン構造体の側壁と対向するゲート電極の側壁上に突出絶縁パターンが配される。
【０００７】
本発明の技術的思想による電子システムは、メイン基板と、前記メイン基板上の集積回路素子と、前記メイン基板上において、前記集積回路素子と電気的に連結されるコントローラと、を含み、前記集積回路素子は、周辺回路構造体、及び前記周辺回路構造体上に配されるセルアレイ構造体を含み、前記セルアレイ構造体は、水平方向に延び、垂直方向に交互に積層される複数のゲート電極、及び複数のモールド絶縁層を含むゲートスタックと、前記ゲートスタックを貫通し、前記垂直方向に延び、互いに連結されるチャネルホール及びチャネル隣接ホールと、前記チャネルホール内に配され、チャネル層、及び前記チャネル層をコンフォーマルに覆うものの、前記チャネル層の最上面の一部分をオープンさせるゲート絶縁層を含むチャネル構造体と、前記ゲートスタックの上面、前記チャネル隣接ホールの内側壁、及び前記ゲート絶縁層の上面をコンフォーマルに覆うものの、前記チャネル層の最上面の前記一部分をオープンさせる絶縁パターン層と、前記チャネル隣接ホールを充填し、前記ゲート絶縁層と前記絶縁パターン層とによってオープンされる前記チャネル層の最上面の前記一部分に接触する共通ソースライン構造体と、を含み、前記ゲートスタックの内部に配される前記共通ソースライン構造体の側壁は、階段形状である。
【発明の効果】
【０００８】
本発明の技術的思想による集積回路素子は、チャネル構造体のチャネル層と、共通ソースライン構造体との電気的連結のための新たな方式を提案し、該チャネル構造体のゲート絶縁層における不要な突出（protrusion）形状を防止しうるという効果がある。
【図面の簡単な説明】
【０００９】
本発明の技術的思想の実施形態による集積回路素子のブロック図である。
本発明の技術的思想の実施形態による集積回路素子のメモリセルアレイを示す等価回路図である。
本発明の技術的思想の実施形態による集積回路素子の代表的な構成を示す斜視図である。
本発明の技術的思想の一実施形態による集積回路素子を示す平面レイアウトである。
図４のＡＡ部分の拡大平面図である。
図５のＢ－Ｂ’線に沿って切断した断面図である。
図６のＣＸ１部分の拡大断面図である。
本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
図８のＣＸ２部分の拡大断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の一実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の他の実施形態による集積回路素子の製造方法を、工程順序によって示す断面図である。
本発明の技術的思想の実施形態による集積回路素子を含む電子システムを示す図である。
本発明の技術的思想の実施形態による集積回路素子を含む電子システムを示す斜視図である。
本発明の技術的思想の実施形態による集積回路素子を含む半導体パッケージを示す断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照し、本発明の技術的思想の実施形態について詳細に説明する。
（【００１１】以降は省略されています）

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