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公開番号2025104347
公報種別公開特許公報(A)
公開日2025-07-09
出願番号2024232670
出願日2024-12-27
発明の名称半導体素子及び半導体素子の製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10D 64/62 20250101AFI20250702BHJP()
要約【課題】半導体素子を提供する。
【解決手段】半導体素子10は、シリコンを含む半導体層11、半導体層11に備えられている第1シリサイド層12及び第1シリサイド層12に備えられている第2シリサイド層13を含み、第1シリサイド層12は、チタンとは異なる金属を含むハフニウムシリサイド、ジルコニウムシリサイド、ニッケルシリサイド及びコバルトシリサイドであり、第2シリサイド層12は、C54結晶構造を有するTiSi₂を含む。これにより、半導体素子10のコンタクト抵抗を低減することができる。
【選択図】図1
特許請求の範囲【請求項１】
シリコンを含む半導体層と、
前記半導体層上に位置する第１シリサイド層と、
前記第１シリサイド層上に位置し、チタンを含み結晶構造を有する第２シリサイド層と、を含み、
前記第１シリサイド層は、チタンとは異なる金属を含み、
前記第２シリサイド層は、Ｃ５４結晶構造を有するＴｉＳｉ
２
を含む、半導体素子。
続きを表示（約 1,100 文字）【請求項２】
前記第１シリサイド層は、ハフニウムシリサイド、ジルコニウムシリサイド、ニッケルシリサイド、及びコバルトシリサイドの内の少なくとも一つを含む、請求項１に記載の半導体素子。
【請求項３】
前記第１シリサイド層は、３Åないし３０Åの範囲の厚さを有する、請求項１又は２に記載の半導体素子。
【請求項４】
前記第１シリサイド層は、結晶構造を有する、請求項１又は２に記載の半導体素子。
【請求項５】
前記第２シリサイド層は、５Å以上７０Å以下の範囲の厚さを有する、請求項１又は２に記載の半導体素子。
【請求項６】
前記第１シリサイド層は、ＺｒＳｉ、ＺｒＳｉ
２
、Ｚｒ
５
Ｓｉ
３
、及びＺｒ
３
Ｓｉ
２
の内の少なくとも一つを含む、請求項１又は２に記載の半導体素子。
【請求項７】
前記第２シリサイド層は、０．７ｅＶ以下のショットキー障壁を含む、請求項１又は２に記載の半導体素子。
【請求項８】
前記第２シリサイド層上に位置している金属層をさらに含む請求項１又は２に記載の半導体素子。
【請求項９】
前記金属層は、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、鉛（Ｐｄ）、銀（Ａｇ）、カドミウム（Ｃｄ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、ビズマス（Ｂｉ）、又はこれらの任意の組合せを含む、請求項８に記載の半導体素子。
【請求項１０】
前記金属層は、チャネル層の一側面に位置しているソース電極及び前記チャネル層の他の側面と対向して位置しているドレイン電極を含み、
前記第２シリサイド層は、前記ソース電極と前記チャネル層との間に位置している第２－１シリサイド層、及び前記ドレイン電極と前記チャネル層との間に位置している第２－２シリサイド層を含み、
前記第１シリサイド層は、前記第２－１シリサイド層と前記チャネル層との間に位置している第１－１シリサイド層、及び前記第２－２シリサイド層と前記チャネル層との間に位置している第１－２シリサイド層を含む、請求項８に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、シリサイド層の結晶化を強化するシリサイド層を含む半導体素子及び半導体素子の製造方法に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
半導体素子は、電気的信号を交換するために、半導体素子の特定部分で金属と半導体との接合を含む。金属は、半導体より相対的に低い抵抗を有しており、外部への配線が容易であるからである。しかし、この場合に、半導体／金属の異種接合による接触抵抗が発生する。
【０００３】
このような接触抵抗を低減するために、半導体と金属との間のショットキーエネルギー障壁（Ｓｃｈｏｔｔｋｙｅｎｅｒｇｙｂａｒｒｉｅｒ）を低減する多様な方法が提案されている。例えば、ｎ型半導体には、仕事関数が４ｅＶ近傍である金属を使用し、ｐ型半導体には、仕事関数が５ｅＶ近傍である金属を使用してもよい。しかし、金属の仕事関数が半導体の表面で固定（ｐｉｎｎｉｎｇ）される現象が現われるため、金属の種類に関係なくショットキーエネルギー障壁を低減するには限界がある。他の提案として、金属と接触する半導体の表面を高い濃度にドーピングすることで空乏幅（ｄｅｐｌｅｔｉｏｎｗｉｄｔｈ）を低減することもできる。しかし、より小さなサイズの半導体素子への要求が高まるにつれて、ドーピング濃度をさらに高めなければならないが、ドーピング濃度を高める方法、ドーピング状態を安定的に維持する方法、及びドーピング濃度の増加による空乏幅を低減することには限界がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、第２シリサイド層の結晶化を強化する第１シリサイド層を含む半導体素子を提供することである。
【０００５】
また、本発明が解決しようとする課題は、第２シリサイド層の結晶化を強化する第１シリサイド層を含む半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
例示的な実施形態による半導体素子は、シリコンを含む半導体層と、半導体層上に位置する第１シリサイド層と、第１シリサイド層上に位置し、チタンを含み結晶構造を有する第２シリサイド層と、を含み、第１シリサイド層は、チタンとは異なる金属を含み、第２シリサイド層は、Ｃ５４結晶構造を有するＴｉＳｉ
２
を含む。
【０００７】
第１シリサイド層は、ハフニウムシリサイド、ジルコニウムシリサイド、ニッケルシリサイド、及びコバルトシリサイドの内の少なくとも一つを含む。
【０００８】
第１シリサイド層は、３Åないし３０Åの範囲の厚さを有する。
【０００９】
第１シリサイド層は、結晶構造を有する。第２シリサイド層は、５Å以上７０Å以下の範囲の厚さを有する。
【００１０】
第１シリサイド層は、ＺｒＳｉ、ＺｒＳｉ
２
、Ｚｒ
５
Ｓｉ
３
、及びＺｒ
３
Ｓｉ
２
のうち少なくとも一つを含む。
（【００１１】以降は省略されています）

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