特許ウォッチ

公開番号2025093912
公報種別公開特許公報(A)
公開日2025-06-24
出願番号2025019820
出願日2025-02-10
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H01L 25/07 20060101AFI20250617BHJP(基本的電気素子)
要約【課題】信頼性が向上した半導体パッケージを提供する。
【解決手段】半導体パッケージは、第1チップスタックCS1と第2チップスタックCS2との間に配置され、第1貫通ビアTSV1と第2貫通ビアTSV2を電気的に連結する相互連結ビアINVを含む相互連結チップINCを含む。相互連結チップは、第1チップスタックと接する下面210LS、第2チップスタックと接する上面210US及び下面と上面との間の側面を有する。相互連結チップの側面は、相互連結チップの下面から第1傾斜で延びる第1部分及び第1部分から相互連結チップの上面まで第1傾斜よりも小さい第2傾斜で延びる第2部分を含む。
【選択図】図1b
特許請求の範囲【請求項１】
互いに反対側の下部接続端子と上部接続端子、及び前記下部接続端子と前記上部接続端子を電気的に連結する貫通電極を含むベースチップと、
前記ベースチップ上に第１方向に積層され、互いに反対側の第１下部パッドと第１上部パッド、及び前記第１下部パッドと前記第１上部パッドを電気的に連結する第１貫通ビアを含む複数の第１半導体チップを含む第１チップスタックと、
前記第１チップスタック上に前記第１方向に積層され、互いに反対側の第２下部パッドと第２上部パッド、及び前記第２下部パッドと前記第２上部パッドを電気的に連結する第２貫通ビアを含む複数の第２半導体チップを含む第２チップスタックと、
前記第１チップスタックと前記第２チップスタックとの間に配置され、前記第１貫通ビアと前記第２貫通ビアを電気的に連結する相互連結ビアを含む相互連結チップと、
前記ベースチップ上で前記第１チップスタック、前記第２チップスタック、及び前記相互連結チップのそれぞれの少なくとも一部を覆うモールド層と、
前記ベースチップの下に配置され、前記下部接続端子に電気的に連結される複数の連結バンプを含み、
前記複数の第１半導体チップのそれぞれの前記第１下部パッドは、前記第１方向に隣接する前記ベースチップの前記上部接続端子及び前記第１方向に隣接する前記複数の第１半導体チップのそれぞれの前記第１上部パッドに接触し、
前記複数の第２半導体チップのそれぞれの前記第２上部パッドは、前記第１方向に隣接する前記複数の第２半導体チップのそれぞれの前記第２下部パッドに接触し、
前記相互連結チップは、前記第１チップスタックと接する下面、前記第２チップスタックと接する上面、及び前記下面と前記上面との間の側面を有し、
前記相互連結チップの前記側面は、前記相互連結チップの前記下面から第１傾斜で延びる第１部分、及び前記第１部分から前記相互連結チップの前記上面まで前記第１傾斜よりも小さい第２傾斜で延びる第２部分を含む、半導体パッケージ。
続きを表示（約 900 文字）【請求項２】
前記第１部分は、前記相互連結チップの前記下面に連結される第１下部端、及び前記第２部分に連結される第１上部端を有し、
前記第１傾斜は、前記第１下部端から前記第１上部端まで一定である、請求項１に記載の半導体パッケージ。
【請求項３】
前記第２部分は、前記第１部分の前記第１上部端に連結される第２下部端、及び前記相互連結チップの前記上面に連結される第２上部端を有し、
前記第２傾斜は、前記第２下部端から前記第２上部端まで減少する、請求項２に記載の半導体パッケージ。
【請求項４】
前記第２チップスタックの側面は、前記第２部分の前記第２上部端と離隔する、請求項３に記載の半導体パッケージ。
【請求項５】
前記相互連結チップの前記下面から前記上面までの厚さは、前記複数の第１半導体チップのうち、前記第１方向に隣接する第１半導体チップの厚さ、及び前記複数の第２半導体チップのうち、前記第１方向に隣接する第２半導体チップの厚さよりも小さい、請求項１に記載の半導体パッケージ。
【請求項６】
前記相互連結チップの前記厚さは、約３０μｍ以下である、請求項５に記載の半導体パッケージ。
【請求項７】
前記第１チップスタックの前記第１方向に垂直な第２方向における第１幅は、前記第２チップスタックの前記第２方向における第２幅よりも大きい、請求項１に記載の半導体パッケージ。
【請求項８】
前記相互連結チップの前記第２方向における幅は、前記第１幅と同じまたはより小さく、前記第２幅よりも大きい、請求項７に記載の半導体パッケージ。
【請求項９】
前記ベースチップの前記第２方向における第３幅は、前記第１幅よりも大きい、請求項８に記載の半導体パッケージ。
【請求項１０】
前記第２チップスタック上に配置され、前記第２貫通ビアに電気的に連結される接続パッドを含む最上側の半導体チップをさらに含む、請求項１に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関するものである。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
電子機器に装着される半導体装置は、小型化とともに高性能及び大容量化が要求される。これを実現するために、貫通電極（例えば、ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ）を用いて垂直方向に積層された半導体チップを相互連結する半導体パッケージの開発がなされている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題のうち一つは、信頼性が向上した半導体パッケージを提供することである。
【課題を解決するための手段】
【０００４】
上述した課題の解決手段として、本発明の例示的な実施形態は、互いに反対側の下部接続端子と上部接続端子、及び上記下部接続端子と上記上部接続端子を電気的に連結する貫通電極を含むベースチップと、上記ベースチップ上に第１方向に積層され、互いに反対側の第１下部パッドと第１上部パッド、及び上記第１下部パッドと上記第１上部パッドを電気的に連結する第１貫通ビアを含む複数の第１半導体チップを含む第１チップスタックと、上記第１チップスタック上に上記第１方向に積層され、互いに反対側の第２下部パッドと第２上部パッド、及び上記第２下部パッドと上記第２上部パッドを電気的に連結する第２貫通ビアを含む複数の第２半導体チップを含む第２チップスタックと、上記第１チップスタックと上記第２チップスタックとの間に配置され、上記第１貫通ビアと上記第２貫通ビアを電気的に連結する相互連結ビアを含む相互連結チップと、上記ベースチップ上で上記第１チップスタック、上記第２チップスタック、及び上記相互連結チップのそれぞれの少なくとも一部を覆うモールド層と、上記ベースチップの下に配置され、上記下部接続端子に電気的に連結される複数の連結バンプを含み、上記複数の第１半導体チップのそれぞれの上記第１下部パッドは、上記第１方向に隣接する上記ベースチップの上記上部接続端子及び上記第１方向に隣接する上記複数の第１半導体チップのそれぞれの上記第１上部パッドに接触し、上記複数の第２半導体チップのそれぞれの上記第２上部パッドは、上記第１方向に隣接する上記複数の第２半導体チップのそれぞれの上記第２下部パッドに接触し、上記相互連結チップは、上記第１チップスタックと接する下面、上記第２チップスタックと接する上面、及び上記下面と上記上面との間の側面を有し、上記相互連結チップの上記側面は、上記相互連結チップの上記下面から第１傾斜で延びる第１部分、及び上記第１部分から上記相互連結チップの上記上面まで上記第１傾斜よりも小さい第２傾斜で延びる第２部分を含む半導体パッケージを提供する。
【０００５】
本発明の例示的な実施形態は、貫通電極を含むベースチップと、上記ベースチップ上に第１方向に積層され、上記第１方向に上記貫通電極と互いに電気的に連結される第１貫通ビアを含む複数の第１半導体チップを含む第１チップスタックと、上記第１チップスタック上に上記第１方向に積層され、上記第１方向に上記第１貫通ビアと互いに電気的に連結される第２貫通ビアを含む複数の第２半導体チップを含む第２チップスタックと、上記第１チップスタックと上記第２チップスタックとの間に配置され、上記第１貫通ビアと上記第２貫通ビアを電気的に連結する相互連結ビアを含む相互連結チップと、上記第１チップスタックの側面、上記第２チップスタックの側面、及び上記相互連結チップの側面を覆うモールド層を含み、上記相互連結チップは、上記第１方向に上記第２チップスタックと重なる第１領域、及び上記第１領域から延びて上記第１方向に上記モールド層及び上記第１チップスタックと重なる第２領域を含む半導体パッケージを提供する。
【０００６】
本発明の例示的な実施形態は、貫通電極を含むベースチップと、上記ベースチップ上に第１方向に積層され、上記第１方向に上記貫通電極及び互いに電気的に連結される第１貫通ビアを含む複数の第１半導体チップと、上記複数の第１半導体チップ上に上記第１方向に積層され、上記第１方向に互いに電気的に連結される第２貫通ビアを含む複数の第２半導体チップと、上記複数の第１半導体チップのうち最上側の第１半導体チップと上記複数の第２半導体チップのうち最下側の第２半導体チップとの間に配置され、上記第１貫通ビアと上記第２貫通ビアを電気的に連結する相互連結ビアを含む相互連結チップを含み、上記相互連結チップの上記第１方向の厚さは、複数の第１半導体チップのそれぞれの厚さ及び上記複数の第２半導体チップのそれぞれの厚さよりも小さく、上記相互連結チップは上記最上側の第１半導体チップと接する下面、及び上記最下側の第２半導体チップと接する上面を有し、上記相互連結チップの上記下面は高さの高低を有する波面（ｗａｖｅｓｕｒｆａｃｅ）であり、上記相互連結チップの上記上面は、平坦面である半導体パッケージを提供する。
【０００７】
本発明の例示的な実施形態は、半導体ウエハ上に複数の第１半導体チップを含む第１チップスタックを形成する段階と、上記第１チップスタック上に相互連結チップをそれぞれ付着する段階と、上記相互連結チップに平坦化工程を適用する段階と、上記平坦化された相互連結チップ上に複数の第２半導体チップを含む第２チップスタックを形成する段階を含み、上記第２チップスタックのそれぞれの幅は対応する上記相互連結チップのそれぞれの幅よりも小さい半導体パッケージの製造方法を提供する。
【発明の効果】
【０００８】
本発明の実施形態によると、多段に積層される複数の半導体チップの間に平坦化された相互連結チップが挿入されることにより、ボンディング面の品質及び信頼性が向上した半導体パッケージを提供することができる。
【０００９】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【００１０】
本発明の例示的な実施形態による半導体パッケージの平面図である。
図１ａのＩ－Ｉ’線の断面図である。
図１ｂの「Ａ」領域の部分拡大図である。
図２ａの例示的な変形例を説明するための図面である。
図２ａの例示的な変形例を説明するための図面である。
図２ａの例示的な変形例を説明するための図面である。
図１ｂの「Ｂ」領域の部分拡大図である。
図３ａの例示的な変形例を説明するための図面である。
図３ａの例示的な変形例を説明するための図面である。
例示的な実施形態による半導体パッケージの断面図である。
例示的な実施形態による半導体パッケージの断面図である。
例示的な実施形態による半導体パッケージの断面図である。
本発明の例示的な実施形態による半導体パッケージの平面図である。
図７ａのＩＩ－ＩＩ’線の断面図である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
例示的な実施形態の半導体パッケージの製造過程を説明するための図面である。
平坦化工程前後の相互連結チップの表面トポロジー（ｔｏｐｏｌｏｇｙ）を説明するためのグラフである。
平坦化工程前後の相互連結チップの表面トポロジー（ｔｏｐｏｌｏｇｙ）を説明するためのグラフである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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