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公開番号2025112272
公報種別公開特許公報(A)
公開日2025-07-31
出願番号2025005031
出願日2025-01-14
発明の名称キャパシタ構造体及びこれを含む半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 1/68 20250101AFI20250724BHJP()
要約【課題】向上した耐圧特性及び/又は増加した静電容量を有するキャパシタ構造体、及びこれを含む半導体パッケージを提供する。
【解決手段】本発明によるキャパシタ構造体は、ベース基板と、ベース基板を貫通して垂直方向に延長される貫通ビアと、ベース基板の下面の下で、貫通ビアと電気的に接続される第1下部電極と、第1上部電極と、第1下部電極と第1上部電極との間に介在する第1キャパシタ誘電膜と、からなる第1サブキャパシタ構造体と、ベース基板の上面の上で、貫通ビアと電気的に接続される第2下部電極と、第2上部電極と、第2下部電極と第2上部電極との間に介在する第2キャパシタ誘電膜と、からなる第2サブキャパシタ構造体と、を有する。
【選択図】図1J
特許請求の範囲【請求項１】
ベース基板と、
前記ベース基板を貫通して垂直方向に延長される貫通ビアと、
前記ベース基板の下面の下で、前記貫通ビアと電気的に接続される第１下部電極と、第１上部電極と、前記第１下部電極と前記第１上部電極との間に介在する第１キャパシタ誘電膜と、からなる第１サブキャパシタ構造体と、
前記ベース基板の上面の上で、前記貫通ビアと電気的に接続される第２下部電極と、第２上部電極と、前記第２下部電極と前記第２上部電極との間に介在する第２キャパシタ誘電膜と、からなる第２サブキャパシタ構造体と、を有することを特徴とするキャパシタ構造体。
続きを表示（約 1,400 文字）【請求項２】
前記第１サブキャパシタ構造体と前記第２サブキャパシタ構造体は、前記垂直方向に互いに対称構造を有することを特徴とする請求項１に記載のキャパシタ構造体。
【請求項３】
前記第２上部電極上に配置され、前記第２上部電極と電気的に接続される第１バンプ構造体をさらに有することを特徴とする請求項１に記載のキャパシタ構造体。
【請求項４】
前記貫通ビアは、前記ベース基板の上面から下面へ行くほど水平幅が増加するテーパ形状を有することを特徴とする請求項３に記載のキャパシタ構造体。
【請求項５】
接続バンプをさらに有し、
前記ベース基板は、第１ベース基板及び前記第１ベース基板の上に配置される第２ベース基板を含み、
前記貫通ビアは、前記接続バンプを介して互いに電気的に接続され、前記第１ベース基板を貫通する第１貫通ビア及び前記第２ベース基板を貫通する第２貫通ビアを含み、
前記第１貫通ビア及び前記第２貫通ビアは、前記接続バンプを中心として互いに対称構造を有することを特徴とする請求項３に記載のキャパシタ構造体。
【請求項６】
前記第１貫通ビア及び前記第２貫通ビアそれぞれは、前記接続バンプへ近づくほど水平幅が減少するテーパ形状を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項７】
前記第１貫通ビア及び前記第２貫通ビアそれぞれは、前記接続バンプへ近づくほど水平幅が増加するテーパ形状を有することを特徴とする請求項５に記載のキャパシタ構造体。
【請求項８】
前記第１下部電極は、第１ベース導電層及び前記第１ベース導電層の下面に接続されて水平方向に互いに離隔する複数の第１導電性ピラーを含み、
前記第２下部電極は、第２ベース導電層及び前記第２ベース導電層の上面に接続されて水平方向に互いに離隔する複数の第２導電性ピラーを含むことを特徴とする請求項１に記載のキャパシタ構造体。
【請求項９】
前記貫通ビアの下面は、前記第１ベース導電層の上面と接し、前記貫通ビアの上面は、前記第２ベース導電層の下面と接することを特徴とする請求項８に記載のキャパシタ構造体。
【請求項１０】
ベース基板と、
前記ベース基板の下面の下に配置され、第１下部電極と、第１上部電極と、前記第１下部電極と前記第１上部電極との間に介在する第１キャパシタ誘電膜と、からなる第１サブキャパシタ構造体と、
前記ベース基板の下面の下で、前記第１サブキャパシタ構造体を取り囲む第１モールド層と、
前記ベース基板の上面の上に配置され、第２下部電極と、第２上部電極と、前記第２下部電極と前記第２上部電極との間に介在する第２キャパシタ誘電膜と、からなる第２サブキャパシタ構造体と、
前記ベース基板の上面の上で、前記第２サブキャパシタ構造体を取り囲む第２モールド層と、
前記ベース基板を貫通して垂直方向に延長される少なくとも２個の貫通ビアと、
前記第２上部電極上に配置され、前記第２上部電極と電気的に接続される第１バンプ構造体と、
前記第２モールド層上に配置される第２バンプ構造体と、を有し、
前記少なくとも２個の貫通ビアの内の一つは、前記第１下部電極と前記第２下部電極とを電気的に接続されることを特徴とするキャパシタ構造体。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、キャパシタ構造体及びこれを含む半導体パッケージに関し、特に、向上した耐圧特性及び増加した静電容量を有するキャパシタ構造体、及びこれを含む半導体パッケージに関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザの要求に応じて、電子機器はさらに高性能化と共に小型化され、これにより、半導体チップも高性能化と共に小型化されつつある。
これにより、半導体チップを含む半導体パッケージに、エネルギー保存、信号カップリング／デカップリング、及び電子フィルタリングなどの多様な目的で使われるキャパシタ構造体が取り付けられている。
【０００３】
従って、上述のようなキャパシタ構造体の特性等の向上が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来のキャパシタ構造体における課題に鑑みてなされたものであって、本発明の目的は、向上した耐圧特性及び／又は増加した静電容量を有するキャパシタ構造体、及びこれを含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明によるキャパシタ構造体は、ベース基板と、前記ベース基板を貫通して垂直方向に延長される貫通ビアと、前記ベース基板の下面の下で、前記貫通ビアと電気的に接続される第１下部電極と、第１上部電極と、前記第１下部電極と前記第１上部電極との間に介在する第１キャパシタ誘電膜と、からなる第１サブキャパシタ構造体と、前記ベース基板の上面の上で、前記貫通ビアと電気的に接続される第２下部電極と、第２上部電極と、前記第２下部電極と前記第２上部電極との間に介在する第２キャパシタ誘電膜と、からなる第２サブキャパシタ構造体と、を有することを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明によるキャパシタ構造体は、ベース基板と、前記ベース基板の下面の下に配置され、第１下部電極と、第１上部電極と、前記第１下部電極と前記第１上部電極との間に介在する第１キャパシタ誘電膜と、からなる第１サブキャパシタ構造体と、前記ベース基板の下面の下で、前記第１サブキャパシタ構造体を取り囲む第１モールド層と、前記ベース基板の上面の上に配置され、第２下部電極と、第２上部電極と、前記第２下部電極と前記第２上部電極との間に介在する第２キャパシタ誘電膜と、からなる第２サブキャパシタ構造体と、前記ベース基板の上面の上で、前記第２サブキャパシタ構造体を取り囲む第２モールド層と、前記ベース基板を貫通して垂直方向に延長される少なくとも２個の貫通ビアと、前記第２上部電極上に配置され、前記第２上部電極と電気的に接続される第１バンプ構造体と、前記第２モールド層上に配置される第２バンプ構造体と、を有し、前記少なくとも２個の貫通ビアの内の一つは、前記第１下部電極と前記第２下部電極とを電気的に接続されることを特徴とする。
【０００７】
上記目的を達成するためになされた本発明による半導体パッケージは、基板ベースと、前記基板ベースの上面に配置される複数の上面パッドと、前記基板ベースの下面に配置される複数の下面接続パッド及び少なくとも２個の受動素子接続パッドと、を含むパッケージ基板と、前記パッケージ基板の上面に配置され、前記複数の上面パッドを介して前記パッケージ基板と電気的に接続される半導体チップと、前記パッケージ基板の上面上で、前記メイン半導体チップを覆い包む封止材と、前記複数の下面接続パッドに配置される複数の外部接続端子と、前記パッケージ基板の下面に配置されるキャパシタ構造体と、を有し、前記キャパシタ構造体は、ベース基板と、前記ベース基板の下面の下に順次に配置される第１ベース導電層と、前記第１ベース導電層の下面に接続され水平方向に互いに離隔する複数の第１導電性ピラーと、前記第１ベース導電層及び前記複数の第１導電性ピラーを覆う第１キャパシタ誘電膜と、前記第１キャパシタ誘電膜を覆う第１上部電極と、からなる第１サブキャパシタ構造体と、前記ベース基板の上面の上に順次に配置される第２ベース導電層と、前記第２ベース導電層の上面に接続され水平方向に互いに離隔する複数の第２導電性ピラーと、前記第２ベース導電層及び前記複数の第２導電性ピラーを覆う第２キャパシタ誘電膜と、前記第２キャパシタ誘電膜を覆う第２上部電極と、からなる第２サブキャパシタ構造体と、前記ベース基板を貫通して垂直方向に延長され、前記第１ベース導電層と前記第２ベース導電層とを電気的に接続する貫通ビアと、前記少なくとも２個の受動素子接続パッドに配置される少なくとも２個のバンプ構造体と、を含み、前記少なくとも２個のバンプ構造体の内の一つのバンプ構造体は、前記第２上部電極上に配置されて前記第２上部電極と電気的に接続され、前記第１サブキャパシタ構造体と前記第２サブキャパシタ構造体は、前記垂直方向に互いに対称構造を有することを特徴とする。
【発明の効果】
【０００８】
本発明の一実施形態に係るキャパシタ構造体によれば、貫通ビアを介して互いに接続される第１サブキャパシタ構造体と第２サブキャパシタ構造体を含み、第１サブキャパシタ構造体と第２サブキャパシタ構造体は、垂直方向に互いに重畳し、また第１サブキャパシタ構造体と第２サブキャパシタ構造体は、ベース基板及び貫通ビアを中心として互いに対称構造を有する。
従って、第１サブキャパシタ構造体と第２サブキャパシタ構造体との間の電気的接続方法によって、キャパシタ構造体の耐圧特性が向上するか、増加した静電容量を有することができる。
【図面の簡単な説明】
【０００９】
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
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本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
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本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の製造方法を説明するための断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体の概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体を含む半導体パッケージの概略構成を示す断面図である。
本発明の実施形態によるキャパシタ構造体を含む半導体パッケージの概略構成を示す断面図である。
【発明を実施するための形態】
【００１０】
次に、本発明に係るキャパシタ構造体及びこれを含む半導体パッケージを実施するための形態の具体例を図面を参照しながら説明する。
（【００１１】以降は省略されています）

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