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公開番号2025116965
公報種別公開特許公報(A)
公開日2025-08-12
出願番号2024011528
出願日2024-01-30
発明の名称縦型ホール素子
出願人エイブリック株式会社
代理人
主分類H10N 50/10 20230101AFI20250804BHJP()
要約【課題】オフセット電圧を高い精度で除去することができる縦型ホール素子の提供。
【解決手段】縦型ホール素子100は、P型の半導体基板の表面に形成されている、N型エピタキシャル層30と、N型エピタキシャル層30の表面に配置され、3つ以上の電極111～115で形成されている第1の電極群110と、第1の電極群110から離間した外周にリング状に配置され、第1の電極群110との間の電界が一定になるように電圧を印加できる第2の電極群120を備えるP型高抵抗拡散層70と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型の半導体基板の表面に形成されている縦型ホール素子であって、
前記半導体基板の表面に形成されている、第２導電型の不純物拡散層と、
前記不純物拡散層の表面に配置され、３つ以上の電極で形成されている第１の電極群と、
前記第１の電極群から離間した外周にリング状に配置され、前記第１の電極群との間の電界が一定になるように電圧を印加できる第２の電極群を備える第１導電型の高抵抗拡散層と、
を有することを特徴とする縦型ホール素子。
続きを表示（約 440 文字）【請求項２】
前記高抵抗拡散層の内周部が前記第１の電極群の外周部から一定の距離に位置する、
請求項１に記載の縦型ホール素子。
【請求項３】
前記不純物拡散層の不純物濃度は、深くなるにつれて不純物濃度が高くなる、
請求項１に記載の縦型ホール素子。
【請求項４】
前記高抵抗拡散層から離間した外周に配置され、縦型ホール素子を電気的に分離する素子分離領域を更に有する、
請求項１から３に記載の縦型ホール素子。
【請求項５】
前記第１の電極群が直線上に配置されている、
請求項４に記載の縦型ホール素子。
【請求項６】
前記第１の電極群の電極が５つであり、
中央に位置する前記電極から両端に位置する前記電極に向かって駆動電流を流し、
中央に位置する前記電極と両端に位置する前記電極との間に位置する２つの前記電極間のホール電圧を検出する、
請求項５に記載の縦型ホール素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、縦型ホール素子に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
ホール素子は、半導体基板の表面に容易に形成でき、磁気センサとして非接触での位置検知、角度検知が可能であることから様々な用途に用いられている。
ホール素子のなかでも、半導体基板の表面に対して垂直な磁界成分を検出する横型ホール素子が一般的に良く知られているが、半導体基板の表面に対して平行な磁界成分を検出する縦型ホール素子についても各種提案されている。
【０００３】
たとえば、磁気検出部に駆動電流を流す複数のコンタクト領域にヒューズが設けられており、応力などにより素子内部の電位分布に不平衡が生じてオフセット電圧が発生した場合には、素子内部の電位分布を調整できるホール素子が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２００６－１２８３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの側面では、オフセット電圧を高い精度で除去することができる縦型ホール素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態における縦型ホール素子は、
第１導電型の半導体基板の表面に形成されている縦型ホール素子であって、
前記半導体基板の表面に形成されている、第２導電型の不純物拡散層と、
前記不純物拡散層の表面に配置され、３つ以上の電極で形成されている第１の電極群と、
前記第１の電極群から離間した外周にリング状に配置され、前記第１の電極群との間の電界が一定になるように電圧を印加できる第２の電極群を備える第１導電型の高抵抗拡散層と、
を有する。
【発明の効果】
【０００７】
本発明の一つの側面によれば、オフセット電圧を高い精度で除去することができる縦型ホール素子を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、本発明の実施形態の一例における縦型ホール素子を示す概略平面図である。
図２Ａは、図１のII－II線に沿った概略断面図である。
図２Ｂは、本実施形態の第１の電極群及び第２の電極群における各電極間の抵抗を示す説明図である。
図３Ａは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ１で発生する空乏層及び電流経路を示す概略平面図である。
図３Ｂは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ１での電圧源及び電極との結線を示す回路図である。
図４は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ１で発生する空乏層及び電流経路を示す概略断面図である。
図５Ａは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ２で発生する空乏層及び電流経路を示す概略平面図である。
図５Ｂは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ２での電圧源及び電極との結線を示す回路図である。
図６は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ２で発生する空乏層及び電流経路を示す概略断面図である。
図７Ａは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ３で発生する空乏層及び電流経路を示す概略平面図である。
図７Ｂは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ３での電圧源及び電極との結線を示す回路図である。
図８は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ３で発生する空乏層及び電流経路を示す概略断面図である。
図９Ａは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ４で発生する空乏層及び電流経路を示す概略平面図である。
図９Ｂは、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ４での電圧源及び電極との結線を示す回路図である。
図１０は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ４で発生する空乏層及び電流経路を示す概略断面図である。
図１１は、従来の縦型ホール素子を示す概略平面図である。
図１２Ａは、図１１のXII－XII線に沿った概略断面図である。
図１２Ｂは、従来の第１の電極群における各電極間の抵抗を示す説明図である。
図１３Ａは、従来の縦型ホール素子においてスピニングカレント法のフェーズ１で発生する空乏層及び電流経路を示す概略平面図である。
図１３Ｂは、従来の縦型ホール素子においてスピニングカレント法のフェーズ１での電圧源及び電極との結線を示す回路図である。
図１４は、従来の縦型ホール素子においてスピニングカレント法のフェーズ１で発生する空乏層及び電流経路を示す概略断面図である。
図１５Ａは、従来の縦型ホール素子においてスピニングカレント法のフェーズ２で発生する空乏層及び電流経路を示す概略平面図である。
図１５Ｂは、従来の縦型ホール素子においてスピニングカレント法のフェーズ２での電圧源及び電極との結線を示す回路図である。
図１６は、従来の縦型ホール素子においてスピニングカレント法のフェーズ２で発生する空乏層及び電流経路を示す概略断面図である。
図１７Ａは、従来の縦型ホール素子においてスピニングカレント法のフェーズ３で発生する空乏層及び電流経路を示す概略平面図である。
図１７Ｂは、従来の縦型ホール素子においてスピニングカレント法のフェーズ３での電圧源及び電極との結線を示す回路図である。
図１８は、従来の縦型ホール素子においてスピニングカレント法のフェーズ３で発生する空乏層及び電流経路を示す概略断面図である。
図１９Ａは、従来の縦型ホール素子においてスピニングカレント法のフェーズ４で発生する空乏層及び電流経路を示す概略平面図である。
図１９Ｂは、従来の縦型ホール素子においてスピニングカレント法のフェーズ４での電圧源及び電極との結線を示す回路図である。
図２０は、従来の縦型ホール素子においてスピニングカレント法のフェーズ４で発生する空乏層及び電流経路を示す概略断面図である。
【発明を実施するための形態】
【０００９】
本発明は、縦型ホール素子では、オフセット電圧が横型ホール素子よりも発生しやすく、一般によく知られているスピニングカレント法を用いてもオフセット電圧を高い精度で除去することが難しい、という知見に基づくものである。
【００１０】
具体的には、縦型ホール素子は、半導体基板の垂直方向の構造が重要であるが半導体プロセスで幾何学的な対称性の高い構造を形成することが難しいこともあり、オフセット電圧が横型ホール素子よりも発生しやすい。オフセット電圧を除去する方法としてスピニングカレント法が知られており、各電極間での電流の流し方を４つのフェーズで変化させたときの出力電圧から補正値を算出することで、製造上のばらつき等による構造の非対称性に起因するオフセット電圧を除去できる。
しかしながら、スピニングカレント法の各フェーズで電流の流し方を変えると、電流経路となる不純物拡散層の表面の空乏層幅の分布が異なって電極間の抵抗値が変化してしまい、オフセット電圧の除去精度が低下してしまう場合がある。
（【００１１】以降は省略されています）

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