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公開番号2025117844
公報種別公開特許公報(A)
公開日2025-08-13
出願番号2024012793
出願日2024-01-31
発明の名称保護回路及び半導体装置
出願人エイブリック株式会社
代理人
主分類H10D 89/60 20250101AFI20250805BHJP()
要約【課題】消費電流を低く抑えつつ内部回路がフローティングになることを防止可能な保護回路及び半導体装置を提供する。
【解決手段】保護回路1Aは、内部回路6に含まれる半導体素子の寄生ダイオード6_1～6_nによって形成される電流パスP1の一端と接続される第1端(ソース)と、GND端子4と接続される第2端(ドレイン)と、制御端(ゲート)とを含むNMOSトランジスタ11と、NMOSトランジスタ11と並列に接続される電流制限回路5Aとを備える。
【選択図】図1
特許請求の範囲【請求項１】
内部回路に含まれる半導体素子の寄生ダイオードによって形成される電流パスの一端と接続される第１端と、第１の電源供給端子と接続される第２端と、制御端とを含む保護トランジスタと、
前記保護トランジスタと並列に接続される電流制限回路と、
を備えることを特徴とする保護回路。
続きを表示（約 1,100 文字）【請求項２】
前記内部回路と並列に接続される降圧回路をさらに備え、
前記降圧回路は、前記電流パスの一端と接続される第１端と、第２端とを含む負荷と、
前記電流パスの他端と接続される第１端と、前記負荷の第２端と接続される第２端と、制御端とを含む降圧トランジスタと、
前記降圧トランジスタの制御端と接続される制御端子と、
前記負荷の第２端及び前記降圧トランジスタの第２端と接続される出力端子と、
を有する請求項１に記載の保護回路。
【請求項３】
前記降圧回路の制御端子は、前記内部回路に含まれる何れかのノードに接続される
請求項２に記載の保護回路。
【請求項４】
前記内部回路と並列に接続される降圧回路をさらに備え、
前記降圧回路は、前記保護トランジスタの第１端及び前記内部回路の第２端と接続される第１端と、第２端とを含む電流電圧変換回路と、
前記内部回路の第１端と接続される第１端と、前記電流電圧変換回路の第２端と接続される第２端とを含む定電流源と、
前記定電流源の第２端及び前記電流電圧変換回路の第２端と接続される出力端子と、
を有する請求項１に記載の保護回路。
【請求項５】
前記内部回路と並列に接続される降圧回路をさらに備え、
前記降圧回路は、前記保護トランジスタの第１端及び前記内部回路の第２端と接続される第１端と、第２端とを含む電流電圧変換回路と、
前記内部回路の第１端と接続される第１端と、前記電流電圧変換回路の第２端と接続される第２端とを含む抵抗と、
を有する請求項１に記載の保護回路。
【請求項６】
前記電流制限回路は、
前記保護トランジスタの第２端と接続される第１端と、前記保護トランジスタの第１端と接続される第２端と、自己の第２端と接続される制御端と、を含むデプレッション型の電界効果トランジスタ
を有する請求項１に記載の保護回路。
【請求項７】
前記電流制限回路は、
前記保護トランジスタの第２端と接続される第１端と、第２端と、制御端とを含むデプレッション型の電界効果トランジスタと、
前記デプレッション型の電界効果トランジスタの第２端と接続される第１端と、前記保護トランジスタの第１端及び前記デプレッション型の電界効果トランジスタの制御端と接続される第２端とを含む抵抗と、
を有する請求項１に記載の保護回路。
【請求項８】
請求項１から７の何れか一項に記載の保護回路と、
前記内部回路を有する被保護回路と、
を備えることを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、保護回路及び半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体装置に電源供給する電源装置（例えば、二次電池等）は、コネクタの逆接続やノイズ等によって、定常状態で印加する極性に対して逆の極性（以下、単に「逆極性」とする）の電源電圧を印加してしまうことが起こり得る。一般的な半導体装置は、逆極性の電源電圧に対して順方向バイアスされる寄生ダイオードを含んで構成されている。このため、逆極性の電源電圧の印加を考慮していない半導体装置に逆極性の電源電圧が印加されると、寄生ダイオードを通して過大な順方向電流が流れてしまい、当該半導体装置を構成する素子が損傷し得る。このような逆極性の電源電圧の印加に起因する素子の損傷を防止する観点から、集積回路を保護する技術が開示されている（例えば、特許文献１参照）。
【０００３】
特許文献１に開示される技術を適用した保護回路は、電源電圧ＶＣＣ（≠０Ｖ）を供給するＶＣＣ端子と抵抗を介して接続されるベースと、保護される内部回路（以下、「保護対象」又は「被保護回路」とする）と接続されるコレクタと、０Ｖの電源電圧を供給するＧＮＤ端子と接続されるエミッタとを含むＮＰＮバイポーラトランジスタを有している。
【０００４】
逆極性の電源電圧が印加されていない状態、すなわち電源電圧ＶＣＣが正の電圧（ＶＣＣ＞０）である定常状態では、電源電圧ＶＣＣがＮＰＮバイポーラトランジスタのベース－エミッタ間ダイオードの順方向電圧Ｖｆよりも十分に高ければ、電流駆動力が高まりコレクタ－エミッタ間電圧は略０Ｖとみなすことができる。したがって、定常時では、内部回路は、直接ＧＮＤ端子と接続されているとみなすことができる。
【０００５】
一方、逆極性の電源電圧が印加されている状態、すなわち電源電圧ＶＣＣが負の電圧（ＶＣＣ＜０）である電源逆接続状態では、ベース電圧が電源電圧ＶＣＣに追従してベース電流が流れなくなる。このため、保護回路が有するＮＰＮバイポーラトランジスタはカットオフ状態となり、コレクタ電流が遮断される。コレクタ電流の遮断によって、内部回路が直接ＧＮＤ端子と接続された際に素子の損傷の原因となる寄生ダイオードを通した過大な順方向電流を遮断することができ、ひいては、逆極性の電源電圧の印加に起因する素子の損傷から保護対象を保護することができる。
【先行技術文献】
【特許文献】
【０００６】
特開平１０－２８９９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される技術を適用した従来の保護回路及び当該保護回路を備える半導体装置の場合、保護回路が有するＮＰＮバイポーラトランジスタのカットオフ状態では、内部回路がフローティングになる。内部回路がフローティングになることは、好ましくない影響を及ぼし得る点で改善の余地がある。より具体的に説明すれば、内部回路がフローティングになると、保護対象に電荷の蓄積や放電による静電破壊の可能性を高めたり、電磁ノイズの干渉による誤動作の可能性を高めたりしてしまう。
【０００８】
一方、保護回路が有するＮＰＮバイポーラトランジスタにベース電流を流せば、当該ＮＰＮバイポーラトランジスタがカットオフ状態とならずに、内部回路がフローティングになることを回避することはできる。しかしながら、ＮＰＮバイポーラトランジスタにベース電流を流すことは、消費電流の低減の阻害要因となり好ましくない。
【０００９】
本発明は、上述した事情を考慮してなされたものであり、消費電流を低く抑えつつ内部回路がフローティングになることを防止可能な保護回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の実施形態に係る保護回路は、内部回路に含まれる半導体素子の寄生ダイオードによって形成される電流パスの一端と接続される第１端と、第１の電源供給端子と接続される第２端と、制御端とを含む保護トランジスタと、前記保護トランジスタと並列に接続される電流制限回路と、を備えることを特徴とする。
【発明の効果】
（【００１１】以降は省略されています）

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