特許ウォッチ

公開番号2025134623
公報種別公開特許公報(A)
公開日2025-09-17
出願番号2024200888
出願日2024-11-18
発明の名称電子回路及び計算装置
出願人株式会社東芝
代理人弁理士法人iX
主分類H10N 60/10 20230101AFI20250909BHJP()
要約【課題】特性を向上可能な電子回路及び計算装置を提供する。
【解決手段】実施形態によれば、電子回路は、第1構造体を含む。第1構造体は、第1端及び第1他端を含む第1ジョセフソン接合と、第2端及び第2他端を含む第2ジョセフソン接合と、第3端及び第3他端を含む第3ジョセフソン接合と、第1他端及び第3端と結合する第1導電部と、第2、第3他端と結合する第2導電部と、第1、第2端と結合する第3導電部と、を含む。第2、第3周波数の和の1/2は、第1周波数よりも小さい。第2周波数は、第1～第3ジョセフソン接合、第1～第3導電部を含むループに囲まれる空間を通過する磁束がゼロのときの、第1構造体の第1励起状態に対応する。第3周波数は、磁束がゼロのときの、第1構造体の第2励起状態に対応する。第1周波数は、磁束が磁束量子の0.5倍であるときの第2励起状態に対応する。
【選択図】図1

特許請求の範囲【請求項１】
第１端及び第１他端を含む第１ジョセフソン接合と、
第２端及び第２他端を含む第２ジョセフソン接合と、
第３端及び第３他端を含む第３ジョセフソン接合と、
前記第１他端及び前記第３端と結合するように構成された第１導電部と、
前記第２他端及び前記第３他端と結合するように構成された第２導電部と、
前記第１端及び前記第２端と結合するように構成された第３導電部と、
を含む第１構造体を備え、
第２周波数及び第３周波数の和の１／２は、第１周波数よりも小さく、
前記第２周波数は、前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部、前記第２導電部、及び、前記第３導電部を含むループに囲まれる空間を通過する磁束がゼロのときの、前記第１構造体の第１励起状態に対応し、
前記第３周波数は、前記磁束がゼロのときの、前記第１構造体の第２励起状態に対応し、
前記第１周波数は、前記磁束が磁束量子の０．５倍であるときの前記第２励起状態に対応する、電子回路。
続きを表示（約 1,800 文字）【請求項２】
前記第１構造体は、基体をさらに含み、
前記基体は、第１面と、前記第１面を含む平面と交差する第１側面と、を含み、
前記第３ジョセフソン接合は、前記第１面に設けられ、
前記第１導電部の少なくとも一部は、前記第１側面に設けられた、請求項１に記載の電子回路。
【請求項３】
前記第１導電部と前記第２導電部との間の第３キャパシタンスは、前記第１導電部と前記第３導電部との間の第１キャパシタンスの０．２倍よりも大きく、
前記第３キャパシタンスは、前記第２導電部と前記第３導電部との間の第２キャパシタンスの０．２倍よりも大きい、請求項１または２に記載の電子回路。
【請求項４】
請求項１または２に記載の電子回路と、
前記第１導電部と結合するように構成された第１量子ビットと、
前記第２導電部と結合するように構成された第２量子ビットと、
をさらに備えた計算装置。
【請求項５】
前記第１導電部と前記第２導電部との間の第３キャパシタンスは、前記第１導電部と前記第１量子ビットとの間の第４キャパシタンスの１．５倍よりも大きく、
前記第３キャパシタンスは、前記第２導電部と前記第２量子ビットとの間の第５キャパシタンスの１．５倍よりも大きい、請求項４に記載の計算装置。
【請求項６】
制御部をさらに備え、
前記第１構造体は、第１導電部材をさらに含み、
前記制御部は前記第１導電部材に信号を供給して前記空間内の前記磁束を制御するように構成された、請求項４に記載の計算装置。
【請求項７】
前記信号は、正極性信号と負極性信号とを含み、
前記制御部は、前記第１量子ビット及び前記第２量子ビットに対して２量子ビットゲートを実行するように構成された、請求項６に記載の計算装置。
【請求項８】
前記制御部と前記第１導電部材との間に設けられたハイパスフィルタをさらに備えた、請求項６に記載の計算装置。
【請求項９】
前記第１量子ビットは、第４端及び第４他端を含む第４ジョセフソン接合を含み、
前記第４他端は、前記第１導電部と結合するように構成され、
前記第４端は、前記第３導電部と結合するように構成され、
前記第１量子ビットは、第４導電部をさらに含み、
前記第４他端は、前記第４導電部と電気的に接続され、
前記第４導電部は、前記第１導電部と結合するように構成され、
前記第１導電部は、
前記第２導電部と対向する第１対向部分と、
前記第４導電部と対向する第１他対向部分と、
を含み、
前記第１対向部分及び前記第１他対向部分は、第１条件及び第２条件の少なくともいずれかを満たし、
前記第１条件において、前記第１対向部分の面積は、前記第１他対向部分の面積よりも大きく、
前記第２条件において、前記第１対向部分と前記第２導電部との間の第１距離は、前記第１他対向部分と前記第４導電部との間の第２距離よりも短い、請求項４に記載の計算装置。
【請求項１０】
前記第２量子ビットは、第５端及び第５他端を含む第５ジョセフソン接合を含み、
前記第５他端は、前記第２導電部と結合するように構成され、
前記第５端は、前記第３導電部と結合するように構成され、
前記第２量子ビットは、第５導電部をさらに含み、
前記第５他端は、前記第５導電部と電気的に接続され、
前記第５導電部は、前記第２導電部と結合するように構成され、
前記第２導電部は、
前記第１導電部と対向する第２対向部分と、
前記第５導電部と対向する第２他対向部分と、
を含み、
前記第２対向部分及び前記第２他対向部分は、第３条件及び第４条件の少なくともいずれかを満たし、
前記第３条件において、前記第２対向部分の面積は、前記第２他対向部分の面積よりも大きく、
前記第４条件において、前記第２対向部分と前記第５導電部との間の第３距離は、前記第２他対向部分と前記第３導電部との間の第４距離よりも短い、請求項４に記載の計算装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、電子回路及び計算装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
例えば、複数の非線形素子を含む電子回路が計算装置に用いられる。電子回路及び計算装置において、特性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－２００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、特性を向上可能な電子回路及び計算装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、電子回路は、第１構造体を含む。第１構造体は、第１端及び第１他端を含む第１ジョセフソン接合と、第２端及び第２他端を含む第２ジョセフソン接合と、第３端及び第３他端を含む第３ジョセフソン接合と、前記第１他端及び前記第３端と結合するように構成された第１導電部と、前記第２他端及び前記第３他端と結合するように構成された第２導電部と、前記第１端及び前記第２端と結合するように構成された第３導電部と、を含む。第２周波数及び第３周波数の和の１／２は、第１周波数よりも小さい。前記第２周波数は、前記第１ジョセフソン接合、前記第２ジョセフソン接合、前記第３ジョセフソン接合、前記第１導電部、前記第２導電部、及び、前記第３導電部を含むループに囲まれる空間を通過する磁束がゼロのときの、前記第１構造体の第１励起状態に対応する。前記第３周波数は、前記磁束がゼロのときの、前記第１構造体の第２励起状態に対応する。前記第１周波数は、前記磁束が磁束量子の０．５倍であるときの前記第２励起状態に対応する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る電子回路を例示する模式図である。
図２は、第１実施形態に係る電子回路の特性を例示するグラフである。
図３は、参考例に係る電子回路の特性を例示するグラフである。
図４（ａ）及び図４（ｂ）は、第１実施形態に係る電子回路の特性を例示するグラフである。
図５は、電子回路の特性を例示するグラフである。
図６は、第１実施形態に係る電子回路の動作を例示するグラフである。
図７は、第１実施形態に係る電子回路の動作を例示するグラフである。
図８は、第１実施形態に係る電子回路の特性を例示するグラフである。
図９は、第２実施形態に係る計算装置の特性を例示するグラフである。
図１０は、第２実施形態に係る計算装置を例示する模式図である。
図１１は、実施形態に係る電子回路及び計算装置を例示する模式的平面図である。
図１２（ａ）及び図１２（ｂ）は、実施形態に係る電子回路及び計算装置を例示する模式図である。
図１３（ａ）及び図１３（ｂ）は、実施形態に係る電子回路及び計算装置を例示する模式図である。
図１４は、実施形態に係る電子回路を例示する模式的平面図である。
図１５は、第３実施形態に係る電子回路を例示する模式図である。
図１６は、第３実施形態に係る電子回路を例示する模式図である。
図１７は、第４実施形態に係る電子回路を例示する模式的平面図である。
図１８（ａ）及び図１８（ｂ）は、第４実施形態に係る電子回路を例示する模式図である。
図１９（ａ）～図１９（ｃ）は、第５実施形態に係る電子回路を例示する模式図である。
図２０（ａ）～図２０（ｃ）は、第５実施形態に係る電子回路を例示する模式図である。
図２１は、第５実施形態に係る電子回路を例示する模式的断面図である。
図２２（ａ）～図２２（ｉ）は、第５実施形態に係る電子回路の製造方法を例示する模式的断面図である。
図２３（ａ）～図２３（ｉ）は、第５電子回路の製造方法を例示する模式的断面図である。
図２４は、第６実施形態に係る電子回路を例示する模式図である。
図２５は、第６実施形態に係る電子回路を例示する回路図である。
図２６は、第６実施形態に係る電子回路を例示する模式的平面図である。
図２７は、第６実施形態に係る電子回路を例示する模式図である。
図２８は、第７実施形態に係る電子回路を例示する模式的平面図である。
図２９（ａ）及び図２９（ｂ）は、第８実施形態に係る計算装置を例示する模式図である。
図３０（ａ）及び図３０（ｂ）は、第８実施形態に係る計算装置を例示する模式図である。
図３１（ａ）及び図３１（ｂ）は、第８実施形態に係る計算装置を例示する模式図である。
図３２（ａ）及び図３２（ｂ）は、第８実施形態に係る計算装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る電子回路を例示する模式図である。
図２は、第１実施形態に係る電子回路の特性を例示するグラフである。
図１に示すように、実施形態に係る電子回路１１０は、第１構造体５０Ｃを含む。
【０００９】
第１構造体５０Ｃは、第１ジョセフソン接合２１、第２ジョセフソン接合２２、第３ジョセフソン接合２３、第１導電部１１ｃ、第２導電部１２ｃ、及び、第３導電部１３ｃを含む。第１ジョセフソン接合２１は、第１端２１ａ及び第１他端２１ｂを含む。第２ジョセフソン接合２２は、第２端２２ａ及び第２他端２２ｂを含む。第３ジョセフソン接合２３は、第３端２３ａ及び第３他端２３ｂを含む。
【００１０】
第１導電部１１ｃは、第１他端２１ｂ及び第３端２３ａと結合するように構成される。第２導電部１２ｃは、第２他端２２ｂ及び第３他端２３ｂと結合するように構成される。第３導電部１３ｃは、第１端２１ａ及び第２端２２ａと結合するように構成される。
（【００１１】以降は省略されています）

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